JPH03126129A

JPH03126129A - ソーティング方法

Info

Publication number: JPH03126129A
Application number: JP26428289A
Authority: JP
Inventors: Hozumi Sasaki; 佐々木　穂積
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-10-11
Filing date: 1989-10-11
Publication date: 1991-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕入力データを大きい順、または小さい順に出力する際に
使用されるソーティング方法に関し、並べかえに要する
時間の短縮を図ることを目的とし、判断・記憶手段と制御手段とを設け、制御手段はｎ個の
該判断・記憶部分をＬレベル、またはＨレベルのデータ
を初期化し、該判断部分に、入力データと該記憶部分に
格納されたデータとの大小を相互に判断させ、入力デー
タの方が大きい時、または小さい時には該入力データを
該記憶部分に格納させるが、小さい時、または大きい時
には入力データを次段に送出させ５次段の判断・記憶部
分で前段と同様な処理を繰り返させてｎ個の該記憶部分
に大きい順、または小さい順にｎ個のデータを格納させ
た後、該制御手段はＬレベル、またはＨレベルのデータ
を順次、該判断・記憶部分に入力し、該判断部分に、入
力データと該記憶部分に格納されたデータとの大小を判
断させ、入力データが小さい時、または大きい時に該入
力データを該記憶部分に格納させるが、大きい時、また
は小さい時には入力データを次段に送出させ１次段の判
断・記憶部分で前段と同様な処理を繰り返させて該記憶
部分に格納されたデータを順次、出力させる様に構成す
る。

〔産業上の利用分野〕

本発明は入力データを大きい順、または小さい順に出力
する際に使用されるソーティング方法に関するものであ
る。

例えば２文字認識装置では認識データを大きい順（正し
い文字に近い順）、または小さい順（正しい文字に似て
いない順）に並ぺかえを行う際にソーティング回路を使
用するが、この時、並べかえに要する時間の短縮を図る
ことが要望されている。

〔従来の技術〕

第５図は従来例のブロック図を示す。

図において、ＲＯＭ　１３にはコンピュータ（以下、Ｃ
Ｐｕと省略するＨｌが実行すべき命令が書き込まれてお
り、　ＣＰＵは順次、これを読み出して実行する。

さて、ｃｐｕ　ｎはインタフェイス（ＩＮＦ）１４を介
して入力した第１のデータをＲＡＭ　１２の１例えば先
頭アドレスの所に書き込む。

次に、第２のデータが入力すると、書き込まれた第１の
データを読み出して、第２のデータと大小を相互に比較
し、大きい方のデータを先頭アドレスに、他のデータを
第２のアドレスにそれぞれ書き込む。

更に、第３のデータが入力すれば、読み出した第１のデ
ータと大小を相互に比較し、第３のデータが小さければ
、第２のデータと大小を相互に比較し、第２のデータよ
りも大きければ、　ＲＡＭの第２のアドレスに第３のデ
ータを、第３のアドレスに第２のデータを書き込む。こ
れを繰り返すことにより、　ｌ？Ａ？Ｉには大きい順番
にデータが書き込まれる。

尚、小さい順番にＲＡＭにデータを書き込む場合も、大
小を逆にする以外は上記と同様な手順で行う。

〔発明が解決しようとする課題〕

この様に、入力データを大きい順、または小さい順に並
べかえるにはメモリ（ＲＡＭ）にデータを書き込んだ後
、データが入力する度にＣＰＵは書き込んだデータを読
み出して２つのデータの大小を相互に比較した後、再び
書き込んで並べかえを行う。

即ち、並べかえを行う際には、メモリに何回もデータの
書き込み／読み出しを行う為の時間、メモリにアクセス
する時間、　ｃｐｕの処理時間が必要となり、並べかえ
に要する時間がかかると云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２は判断部分と記憶部分とからなる判断・記憶部
分をｎ個、縦続接続した判断・記憶手段で、３はクロッ
クが１個入力する度にｎ個のシフトクロックを生成して
対応する判断・記憶部分に順次、送出すると共に、該判
断・記憶部分の動作を制御する制御手段である。

そして、制御手段はｎ個の該判断・記憶部分をＬレベル
、またはＨレベルのデータで初期化し。

該判断部分に、入力データと該記憶部分に格納されたデ
ータとの大小を相互に判断させ、入力データの方が大き
い時、または小さい時には該入力データを該記憶部分に
格納させるが、小さい時、または大きい時には入力デー
タを次段に送出させ。

次段の判断・記憶部分で前段と同様な処理を繰り返させ
てｎ個の該記憶部分に大きい順、または小さい順にｎ個
のデータを格納させた後、該制御手段はＬレベル、また
はＨレベルのデータを順次。

該判断・記憶部分に入力し、該判断部分に、入力データ
と該記憶部分に格納されたデータとの大小を判断させ、
入力データが小さい時、または大きい時に該入力データ
を該記憶部分に格納させるが。

大きい時、または小さい時には入力データを次段に送出
させ１次段の判断・記憶部分で前段と同様な処理を繰り
返させて該記憶部分に格納されたデータを順次、出力さ
せる。

〔作用〕

入力するｎ個のデータを大きい順、または小さい順に出
力する際、ｎ個の判断・記憶部分を縦続接続すると共に
、この部分をり、またはＨで初期化した後、各判断・記
憶部分は入力データと記憶部分に格納しであるデータと
の大小を相互に比較する。

そして、入力データの方が大きい時、または小さい時に
記憶部分に入力データを格納するが、これにより、記憶
部分に大きい順、または小さい順に入力データが格納さ
れる。

次に、ｎ個のし、またはＨを入力データとして判断・記
憶部分に、順次加えることにより、記憶部分に格納され
たデータが大きい順、または小さい順に出力されるが、
この時２判断・記憶部分は全Ｏ９または全Ｈの状態にな
るので入力データのソーティングが連続的に行える。

尚、制御手段はクロックが１個入力すれば、少なくとも
ｎ個のシフトしたクロックを生成して対応する判断・記
憶部分に供給するので、クロック１個で１つのデータの
処理が全て完了する。

これにより、並べかえに要する時間の短縮を図ることが
できる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図。

第４図は第２図の動作説明図を示す。

こ；で、フリップフロップ２１１．２１３．　　スイッ
チ２１２、２１５．２１６．比較器２１４は判断・記憶
部分２１の構成部分、フリップフロップ２２１．２２３
．スイッチ２２２、２２５．２２６．比較器２２４は判
断・記憶部分２２の構成部分、フリップフロップ２３１
．２３３．スイッチ２３２、２３５．２３６．比較器２
３４は判断・記憶部分２３の構成部分である。

また、フリップフロップ２４１．２４３．　　スイッチ
２４２、２４５．２４６．比較器２４４は判断・記憶部
分２４の構成部分、フリップフロップ２５１．２５３．
スイッチ２５２、２５５．２５６．比較器２５４は判断
・記憶部分２５の構成部分、シフトレジスタ３１．制御
部３２は制御手段３の構成部分で、フリップフロップ２
１３，２２３．２３３゜２４３、２５３は記憶部分の構
成部分を示す。

以下、ｎ＝５で１．２，４，３．５の順に入力するデー
タを大きい順に出力する場合について。

第３図、第４図を参照して第２図の動作を説明する。

先ず、シフトレジスタ３１はｍ段構成で、クロックが１
つ入力するとクロックａ〜クロックｆ・・がシフトしな
がら生成され２判断・記憶部分２１〜２５の中の対応す
るフリップフロップ（以下、ＦＦと省略する）の他、定
められた部分に加えられる様になっている。これにより
、１つのクロックがシフトレジスタに入力すると、１つ
の入力データに対する判断・記憶部分２１〜２５の処理
が完了する。

また、入力データを大きい順に並べかえるために、最初
に回路全体を初期化してＰＦ＋　２１１−ＦＰ＋。

２５３（以下、　ＦＦ、〜ＦＦ、。と省略する）の状態
を０にする。更に、比較器は入力データの方が大きい時
には比較出力Ｇを送出し、小さい時には比較出力は送出
されない様に制御部によりセレクタ２２５が設定されて
いる。

さて、第１のデータ１はクロックａを用いてＦＦ、に格
納され、セレクタ２１２．２１６．比較器２１４に加え
られるが、これらにはＦＦＳに格納されている０も加え
られている。

そこで、比較器は１と０とを比較して１の方が大きいの
で、比較出力Ｇ　（以下、出力Ｇと省略する）をセレク
タ２１５を介してセレクタ２１２．２１６に加える。こ
れにより、２つのセレクタは通常は点線の様になってい
るが、実線の方を選択し、クロックｂを用いて１がＦＦ
、に、０がＦＦ３に格納される。

ＦＦ、に格納されたＯはＦＦ、に格納されたＯと比較器
２２４と比較されるが１等しい為に比較器２２４から出
力Ｇが送出されず、そのままの状態を維持する（第３図
−■参照）。

第２のデータ２がＦＦ、を介して比較器に入力すると、
ここにはＦＦ２に格納された１も加えられているので、
上記と同様に、比較器は出力Ｇをセレクタ２１６．２１
２に加える。これにより、２がＦＦＩ　に。

１がＦＦ３に格納されるが、　ＦＦ３に格納された１は
比較器２２４でＦＦ、に格納されたＯと比較され、クロ
ックＣを用いてＦＦ、に１が、　ＦＦ、に０が格納さる
（第３図−■参照）。

第３のデータ４がＦＦ、を介して比較器に加えられた時
も上記と同様に動作し、第３図−〇に示す様にＦＦＳに
４．ＦＦ４に２．ＦＦＳに１が格納される。

第４のデータ３がＦＰＩを介して比較器に加えられると
、ここにはＦＦＳに格納された４が加えられているので
、比較器２１４から出力Ｇが出力されず。

セレクタ２１２．２１６は点線の側をセレクトする。

これにより、ＦＦ、の４はそのまま保持され、　ＦＦＩ
の３はセレクタ２１６．　ＦＦ、を介して比較器２２４
に加えられるが、ここには２が加えられているので、比
較器２２４からの出力Ｇが出力され、３はセレクタ２２
２を介してＦＦ、に、２はセレクタ２２６．　ｐｐｓを
介して比較器２３４にそれぞれ加えられる。

そこで、比較器２３４でＦＦ、に格納されていた１と比
較され、２がＦＦ、に、１がセレクタ２３６．　ＦＦ。

を介して比較器２４４に加えられ、ここでＦＰＩに格納
されていた０と比較され、１がＦＦ、に格納される（第
３図−■参照）。

第５のデータ５が入力すると２，４と同様に判断・記憶
部分２１〜２５は動作して第３図−■に示す様にＦＦｚ
、　ＦＦ４．　ＦＦＳ、　ＦＦＩ、　ＦＦｌ０に大きい
順に５゜４．３，２．１がそれぞれ格納される。

さて、このまま出力すると小さい順に出力されるので、
大きい順に出力する為に制御部３２から制御信号をセレ
クタ２１５．２２５．２３５．２４５．２５５に送出し
て、比較器から出力Ｓが送出された時に対応するセレク
タが実線の方をセレクトする様に設定する。また、入力
データとして０を５ビット順次に入力させる。更に、第
４図の最上段は入力データが大きい順に格納されている
ことを示している。

第１のデータＯがＦＦ、を介して比較器２１４に加えら
れると、ここにはＦＦ２に格納された５が加えられてい
るので、ここから出力Ｓが送出され、セレクタ２１２．
２１６は実線の側をセレクトし、クロックａ、ｂを利用
してｐｐｚにＯ，ＦＦ２に５が格納される。

比較器２２４はＦＦ、を介して入力した５とＦＦ４に格
納された４とを比較し、５が大きいので出力Ｓを送出せ
ず、５は更にクロックＣを用いてＦＦＳに加えられ、比
較器２３４で再び比較されるが、これを繰り返してｐｐ
、、、セレクタ２４６．セレクタ２５６を介して出力さ
れる（第４図−■参照）。

即ち１つのクロックがシフトレジスタ３１に入力するこ
とにより５の全処理が行われる。

第２のデータＯが比較器２１４に加えられるが。

ＦＦ２に格納されたデータは０の為、比較器は出力Ｓを
送出せず、ＦＦＩに格納されたＯはセレクタ２１６゜Ｆ
Ｆ、を介して比較器２２４に送られ、再び比較される。

これにより、　ＦＦ、に格納された４はＦＦＳに送出さ
れ、比較器２３４で３と、比較器２４４で２と。

比較器２５４で１とそれぞれ比較され、出力される（第
４図−■参照）。

以下、第３のデータＯがＦＦＩに入力することにより３
が、第４のデータＯが入力することにより２が、第５の
データＯが入力することによりｌがそれぞれ上記と同様
な手順により出力される（第４図−■〜■参照）。

尚、データ５〜データ１が大きい順に出力した後は回路
内の全ＦＦにＯが入力されるので、リセットをかけずに
上記の処理を連続して行うことができる。

即ち、ソーティングを行う回路に入力するデータを１０
ビツト、ソーティング段数を５段とすると。

１０個のクロックがシフトレジスタに入力すればＦｈ、
　ＦＦ４．ＦＦ＆、　ＦＦＩ、　ＦＦＩ。に大きい順に
データが格納される。その後、比較器の設定を逆にし、
５個のクロックをシフトレジスタに入力すると共に。

５回０を印加すると大きい順に出力される。

即ち、入力するクロックの個数＝入カデータ数＋ソーテ
ィング段数となる。

尚、比較器の出力Ｇと出力Ｓとの切り換えは制御部の中
のクロックカウンタ（図示せず）を設け。

カウント値が入力データ数になった時に切り換えをすれ
ばよい。

また、この回路を小さい順のソーティグとして使用する
時は大きい順と逆で、最初に回路全体をプリセットして
、各ＦＦにＨを設定し、小さい順にデータを格納した後
、入力にＨを印可して比較器の出力Ｓから出力Ｇに切り
換えて、クロックをソーティング段数入力すればよい。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、並べかえに要
する時間の短縮が図られると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図（大きい順に格納）、第４図は第２図の動
作説明図（大きい順に出力）、第５図は従来例のブロッ
ク図を示す。図において、２は判断・記憶手段、３は制御手段、賀２固Φ動作説明圀（大も（１罐に格納）第　３［！ｌ藁４圓従来例カフ０ソ７図勇図

Claims

【特許請求の範囲】入力するｎ個のデータ（ｎは正の整数）を大きい順、ま
たは小さい順に出力する際、判断部分と記憶部分とからなる判断・記憶部分（２１〜
２ｎ）をｎ個、縦続接続した判断・記憶手段（２）とクロックが１個入力する度にｎ個のシフトクロックを生
成して対応する判断・記憶部分に順次、送出すると共に
、該判断・記憶部分の動作を制御する制御手段（３）と
を設け、制御手段はｎ個の該判断・記憶部分をＬレベル、または
Ｈレベルのデータで初期化し、該判断部分に、入力データと該記憶部分に格納されたデ
ータとの大小を相互に判断させ、入力データの方が大き
い時、または小さい時には該入力データを該記憶部分に
格納させるが、小さい時、または大きい時には入力デー
タを次段に送出させ、次段の判断・記憶部分で前段と同
様な処理を繰り返させてｎ個の該記憶部分に大きい順、
または小さい順にｎ個のデータを格納させた後、該制御手段はＬレベル、またはＨレベルのデータを順次
、該判断・記憶部分に入力し、該判断部分に、入力データと該記憶部分に格納されたデ
ータとの大小を判断させ、入力データが小さい時、また
は大きい時に該入力データを該記憶部分に格納させるが
、大きい時、または小さい時には入力データを次段に送
出させ、次段の判断・記憶部分で前段と同様な処理を繰
り返させて該記憶部分に格納されたデータを順次、出力
させることを特徴とするソーティング方法。