JPS63227179A - 変化画素アドレス検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ装置の符号化部または復号化部
などにおいて、２値の画像データの変化画素のアドレス
を検出するために用いられる変化画素アドレス検出装置
に関する。

従来の技術 従来の変化画素アドレス検出装置は、第７図に示すよう
に、変化画素検出回路１、マルチプレクサ回路２、ラッ
チ回路３、マスク回路４、デコーダ回路５および変化画
素終了検出回路６を図示のように接続した構成であった
。

この変化画素アドレス検出装置の動作を第８図を参照し
ながら説明する。

第８図に示す１ワード（１バイト）の画像データＤ　（
１１１０００１１）が変化画素検出回路１に入力される
と、この変化画素検出回路１から入力画像データの変化
画素に対応する第４ビツトおよび第７ビツトだけが論理
１状態、他のビットが論理Ｏ状態の１ワードの変化画素
データＣが出力される。この変化画素データＣはマルチ
プレクサ回路２を介してランチ回路３２に入力され、ラ
ノチされる。ラッチされた変化画素データはマスク回路
３３に入力され、その論理１ビツトの中で最も下位の１
ビツトだけが有効（論理０状態）のマスクデータＭ　（
１１１０１１１１）がマスク回路４から出力される。こ
のマスクデータＭはデコーダ回路５によってデコードさ
れ、当該有効ビットのワード内アドレスのデータが出力
される。これで、最も下位の変化画素（この例では第４
ビツト）のアドレスが検出されたことになる。

この例では第７ピツトも変化画素であるから、変化画素
終了検出回路６は変化画素データＣの第４ビツトを論理
０状態に反転させたデータＣ°を出力し、マルチプレク
サ回路２の入力選択を反対側に切υ替える。その結果、
データＣ′がラッチ回路３にラッチされ、そのマスクデ
ータ（１１１１１１０１）がデコーダ回路５に入力され
、残りの変化画素のアドレスが検出される。

この例では、これで全変化画素のアドレスが検出された
ことになるから、変化画素終了検出回路６はマルチプレ
クサ回路４の入力選択を変化画素検出回路１側へ戻すと
ともに、画像データのリクエスト信号を送出する。この
リクエスト信号に応答して、図示されていない画像デー
タ記憶部から画像データの次の１ワードが入力され、同
様の変化画素アドレス検出が行われる。

発明が解決しようとする問題点 しかし、かかる構成によれば、１ワードの画像データ内
の変化画素を１個ずつ順次処理することになるため、変
化画素アドレスの検出処理速度が遅いという問題があっ
た。

本発明は、上述の問題点に鑑みてなされたもので、従来
よりも高速に変化画素アドレスを検出可能な変化画素ア
ドレス検出装置を提供することを目的とする。

問題点を解決するための手段 本発明は上述の問題点を解決するため、画像データの変
化画素アドレスの検出処理の並列化を図ったものであり
、１ワード単位で画像データを入力され、その画像デー
タの変化画素に対応するビットが第１の論理状態で、他
の画素に対応するとノドが第２の論理状態の変化画素デ
ータを出力する変化画素検出回路と、前記変化画素デー
タを同時に入力され、その変化画素データの最下位また
は最上位ビットから数えて、それぞれ異なった特定の順
番の前記第１の論理状態のビットだけを有効としたデー
タをそれぞれ同時に出力する複数のマスク回路と、それ
ぞれ対応する前記マスク回路の出力データを同時に入力
され、そのデータの有効ビットのワード内のアドレスを
示すデータをそれぞれ同時に出力する複数のデコーダ回
路とを有する構成を備えるものである。

作用 本発明は上述の構成によって、マスク回路およびデコー
ダ回路と同数以下の変化画素のアドレスを同時に検出す
ることができるため、変化画素の個数が多い画像データ
の場合でも、変化画素アドレスの検出処理時間が大幅に
短縮する。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例による変化画素アドレス検出
装置のブロック図である。この変化画素アドレス検出装
置は１ワード（１バイト）の画像データに含まれる２個
の変化画素のアドレスを同時に検出可能であバ変化画素
検出回路７、マルチプレクサ回路８、ラッチ回路９、マ
スク回路１゜および１１、デコーダ回路１２および１３
、変化画素終了検出回路１４から構成されている。

変化画素検出回路７は、図示しない外部回路の制御によ
り、図示しない画像データ記憶部よシ１ワード（バイト
）単位で画像データＤを入力される。そして、入力され
た画像データの変化画素に対応するビットが論理１状態
で、他の画素に対応するビットが論理０状態の１ワード
の変化画素データＣを出力する。

第２図は、変化画素検出回路７の回路構成を示すもので
、画像データＤの各ビットＤ。−Ｄ７をそれぞれ入力さ
れる排他的論理和ゲート１５（１５ｏ〜１５７）、デー
タ要求信号ＲＱとタイミングパルスＴＰとの論理積をと
るアンドゲート１６、およびアンドゲート１６の出力信
号の立ち上がりで画像データ（現在の入力ワードの直前
のワード）の最下位ビットＤ７をラッチするＤフリップ
フロップ１７から構成されている。このＤフリップフロ
ップ１７の出力信号は全排他的論理和ゲート１５に入力
される。データ要求信号ＲＱは変化画素終了検出回路１
４から出力される信号であり、タイミングパルスＴＱは
外部回路から供給される信号である。

マルチプレクサ回路８は、変化画素検出回路７から出力
される変化画素データＣまたは変化画素終了検出回路１
４から出力される変化画素データＣ′の一方を選択して
出力するものであり、その入力選択はデータ要求信号Ｒ
Ｑによって制御される。

マルチプレクサ回路８から出力される変化画素データは
、タイミングパルスＴＰが与えられた時にランチ回路９
にランチされる。

マスク回路ｌＯは、ラッチ回路９から出力された変化画
素データに含まれる最も下位の論理１状態のビットに対
応するビットだけを論理０状態（有効状態）とし、他の
ビットを論理１状態とした１ワードのマスクデータＭ１
を出力する。また、そのマスクデータに有効ビットが存
在することを表示する変化点フラグ信号Ｆ、も外部回路
へ送出する。

第３図はマスク回路１０の回路構成を示すもので、マス
クデータＮＬ　　（ＭＩｏ　”−Ｒ４＋７）を作るだめ
のインバータ１８およびナントゲート１９．〜１９□　
と、変化点フラグ信号Ｆ１を作るだめのナントゲート２
０からなる。ｂｏ”ｂ７はラッチ回路９から出力される
変化画素データの各ビットである。

マスク回路１１は、ラッチ回路９から出力される変化画
素データに含まれる下位から２番目の論理１状態のビッ
トに対応するビットだけを論理Ｏ状態（有効状態）とし
、他のビットを論理１状態とした１ワードのマスクデー
タＭ２を出力する。まだ、そのマスクデータに有効ビッ
トが存在することを表示する変化点フラグ信号Ｆ２も外
部回路へ送出する。

第４図はマスク回路１１の回路構成を示すもので、２１
１〜２１７はマスクデータＭ２を作るナントゲート、ｎ
は変化点検出フラグ信号Ｆ２を作るためのナントゲート
である。ここでＭ２０〜Ｍ？７はマスクデータＭ２の各
ビットである。最下位ビットＭ２゜は必ず論理１状態に
なるので、論理ルベルに固定されている。

変化画素終了検出回路１４は、変化画素データＣのすべ
ての変化画素のアドレスが検出されたか否かを判定し、
そのアドレス検出が終了した場合にデータ要求信号ＲＱ
を送出するものである。また、アドレスが未検出の変化
画素のビットだけを論理１状態とした１ワードの変化画
素データＣ°を出力する。

第５図は変化画素終了検出回路１４の回路構成を示すも
ので、２３２〜２３７は前記変化画素データＣ′を作る
だめのアンドゲートであり、２４はデータ要求信号ＲＱ
を作るためのノアゲートであるｏ　ｃ’。

〜Ｃ’？は変化画素データＣ′の各ピントであるが、下
位の２ビツトは常に論理Ｏ状態になるので、論理Ｏレベ
ルに固定されている。

以上のように構成された変化画素アドレス検出装置につ
いて、以下その動作を説明する。

例えば第６図に示すような画像データＤ（１１１０００
１１）が入力されたとする。ただし、直前のワードの最
上位ビットは論理１である。

この入力画像データＤは第４画素が黒から白への変化画
素であり、第７画素が白から黒への変化画素である。し
たがって、変化画素検出回路７からは変化画素データＣ
（０００１００１０）が出力され、これがマルチプレク
サ回路８を介してランチ回路９にラッチされる。

この時、第３図に示した回路構成から明らかなように、
マスク回路１０かも出力されるマスクデータＭ１は（１
１１０１１１１）となるので、デコーダ回路１２から第
４ビツトに対応した変化画素アドレス（０１００）が出
力される。また、第４図の回路構成から明らかなように
、マスク回路１１から出力されるマスクデータＭ２は（
１１１１１１０１）となるので、第７ビノトに対応した
変化画素アドレス（０１１１）が出力される。

この時、変化点フラグ信号Ｆ、およびＦ２！″ｉいずｎ
も論理１状態となるので、外部回路はデコーダ回路１２
および１３の出力データがいずれも有効な変化画素アド
レスであると認識する。

この例の場合、変化画素は２個であるので、変化画素ア
ドレスの検出は一回で終了し、変化画素データＣ′は（
００００００００）となり、変化画素終了検出回路１４
からデータ要求信号ＲＱが送出され（論理１状態になる
）、次ワードの画像データが入力される。マルチプレク
サ回路８は変化画素検出回路７側を選択するので、次ワ
ードの変化画素データＤがラッチ回路９にラッチされる
。

なお、−回でアドレスを検出可能な変化画素は最高２個
であるから、変化画素が３個以上存在する画像データの
ワードを入力した場合、−回で全部の変化画素のアドレ
ス検出を行うことはできない。

この場合、アドレス未検出の変化画素を示す変化画素デ
ータＣ′がマルチプレクサ回路８を介してラッチ回路３
にランチされ、残りの２個の変化画素のアドレスが検出
される。それでも変化画素が残っている場合、再び変化
画素データＣ′がラッチ回路９にランチされ、そのアド
レス検出が行われる。このような繰り返しにより、全部
の変化画素のアドレスが検出されるっ なお本実施例では、マスク回路１１の回路構成を簡略化
するために、マスク回路ＩＯの出力マスクデータＭ、を
マスク回路１１に入力したが、ラッチ回路９から出力さ
れる変化画素データだけを入力とするようにマスク回路
１１を構成してもよい。

また本実施例では同時にアドレスを検出可能な変化画素
の個数が２個であるが、マスク回路およびデコーダ回路
を増やして、３個以上の変化画素のアドレスを同時に検
出できるようにし、変化画素アドレス検出処理を一層高
速化することもできる０ さらに、１ワードの画像データに存在しうる最大個数の
変化画素のアドレスを一度に検出できるようにした場合
、変化画素終了検出回路およびマルチプレクサ回路は不
要となる。

発明の効果 以上の説明から明らかなように、本発明は、変化画素デ
ータを同時に入力され、その変化画素データの最下位ま
たは最上位ピットから数えて、それぞれ異なった特定の
順番の前記第１の論理状態のビットだけを有効としたデ
ータをそれぞれ同時に出力する複数のマスク回路と、そ
れぞれ対応する前記マスク回路の出力データを同時に入
力され、そのデータの有効ビットのワード内のアドレス
を示すデータをそれぞれ同時に出力する複数のデコーダ
回路とを有し、マスク回路およびデコーダ回路と同数以
下の変化画素のアドレスを同時に検出することができる
ため、変化画素の個数が多い画像データの場合でも、変
化画素アドレスの検出処理時間を大幅に短縮することが
できるという効果を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例による変化画素アドレス検出
装置のブロック図、第２図は変化画素検出回路の回路図
、第３図は一方のマスク回路の回路図、第４図は他方の
マスク回路の回路図、第５図は変化画素終了検出回路の
回路図、第６図は同変化画素アドレス検出装置の動作説
明図、第７図は従来の変化画素アドレス検出装置のブロ
ック図、第８図は同従来装置の動作説明図である。 ７・・・変化画素検出回路、８・・・マルチプレクサ回
路、９・・・ラッチ回路、１０．１１・・・マスク回路
、１２゜１３・・・デコーダ回路、１４・・・変化画素
紙工検出回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　図 第２図 第　３　図 第４図 ’Ｏ’　−Ｃ’。 宕５図 −Ｑ−−−−Ｃ（ ■ 第　７　図 第８図 ヒーー−１ワード　　　−一一一− Ｄ：／／／θθ９／／ Ｃ’　　Ｃｏ　ＣＩ　Ｃｚ　Ｃ３Ｃ４Ｃｓ　Ｃｂ　ＣＩ
８　θθ■８８１８ ψ ０３のアドレスデコード

Claims (1)

【特許請求の範囲】
1. １ワード単位で画像データを入力され、その画像データ
   の変化画素に対応するビットが第１の論理状態で、他の
   画素に対応するビットが第２の論理状態の変化画素デー
   タを出力する変化画素検出回路と、前記変化画素データ
   を同時に入力され、その変化画素データの最下位または
   最上位ビットから数えて、それぞれ異なった特定の順番
   の前記第１の論理状態のビットだけを有効としたデータ
   をそれぞれ同時に出力する複数のマスク回路と、それぞ
   れ対応する前記マスク回路から出力されるデータを同時
   に入力され、そのデータの有効ビットのワード内のアド
   レスを示すデータをそれぞれ同時に出力する複数のデコ
   ーダ回路とを有することを特徴とする変化画素アドレス
   検出装置。