JPS63224545A - 多重化シリアルデ−タ転送装置 - Google Patents
多重化シリアルデ−タ転送装置Info
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- JPS63224545A JPS63224545A JP62058353A JP5835387A JPS63224545A JP S63224545 A JPS63224545 A JP S63224545A JP 62058353 A JP62058353 A JP 62058353A JP 5835387 A JP5835387 A JP 5835387A JP S63224545 A JPS63224545 A JP S63224545A
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- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 101000650863 Homo sapiens SH2 domain-containing protein 1A Proteins 0.000 description 1
- 102100027720 SH2 domain-containing protein 1A Human genes 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルデータの高速転送におけごシリア
ルデータ転送の多重化による効率化を行う装置に関する
。
ルデータ転送の多重化による効率化を行う装置に関する
。
本発明は、ディジタルデータの高速転送を、転送するデ
ータのｂｉｔ幅に合わせた転送路を使用せずに、少ない
転送路での実現を可能とし、転送路数に伴うコストを低
減する構成を提供するものである。
ータのｂｉｔ幅に合わせた転送路を使用せずに、少ない
転送路での実現を可能とし、転送路数に伴うコストを低
減する構成を提供するものである。
従来、データ転送の手段には、単一の転送路を使用する
シリアル転送方式と、コンピュータシステムにおけるバ
スに代表されるパラレル転送方式の２通りが一般的であ
った。
シリアル転送方式と、コンピュータシステムにおけるバ
スに代表されるパラレル転送方式の２通りが一般的であ
った。
第２図はシリアル転送方式を示す概略構成図であり、（
図中において信号線にかかる斜線と数字は転送路数を示
す）９ｂｉｔパラレルバス２１からの情報をシフトレジ
スタ２２によるパラレルシリアル変換を行い、１ｂｉｔ
幅の転送路２３によってデータ転送を行っている。コン
トローラ２４はシフトレジスタ２２を制御し、２５は転
送速度を決定する発振器である。又、第３図はマイクロ
プロセッサとメモリのような、高速でランダムアクセス
性の高い用途に使用されるパラレル転送方式の概略構成
図であり、マイクロプロセッサを示すＭＰＵ３１には、
アドレスを示すアドレスバス３２と、データの読み出し
や書き込みを行うためのデータバス３３が接続されてお
り、記憶されたプログラム等がＲＯＭ３４からの読み出
しやプログラムあるいはデータ等が記憶された。ＲＡＭ
３５への書き込みや読み出しがパラレルに行われる。こ
のようなパラレル方式の場合、データのｂａｔ幅に対応
した転送路が使用されている。
図中において信号線にかかる斜線と数字は転送路数を示
す）９ｂｉｔパラレルバス２１からの情報をシフトレジ
スタ２２によるパラレルシリアル変換を行い、１ｂｉｔ
幅の転送路２３によってデータ転送を行っている。コン
トローラ２４はシフトレジスタ２２を制御し、２５は転
送速度を決定する発振器である。又、第３図はマイクロ
プロセッサとメモリのような、高速でランダムアクセス
性の高い用途に使用されるパラレル転送方式の概略構成
図であり、マイクロプロセッサを示すＭＰＵ３１には、
アドレスを示すアドレスバス３２と、データの読み出し
や書き込みを行うためのデータバス３３が接続されてお
り、記憶されたプログラム等がＲＯＭ３４からの読み出
しやプログラムあるいはデータ等が記憶された。ＲＡＭ
３５への書き込みや読み出しがパラレルに行われる。こ
のようなパラレル方式の場合、データのｂａｔ幅に対応
した転送路が使用されている。
従来の技術では、シリアル方式の場合、データ転送路を
単一にすることにより、転送速度は使用するデバイスの
速度と転送路の電気的特性によって制限を受ける。又、
パラレル方式では、データ０ｂｉｔ幅に合う転送路が必
要となり、高速性を持つものの、転送路数によってコス
トが増大していく、特に今日ＬＳＩ（大規模集積回路）
の多機能化に伴い、接続ピン数は増大し、マイクロプロ
セッサのデータｂｉｔ幅も増大する傾向が強いが、ＬＳ
Ｉの接続ピン数も増大させなければならなくなり、実装
やコストの面で大きな問題となっている。
単一にすることにより、転送速度は使用するデバイスの
速度と転送路の電気的特性によって制限を受ける。又、
パラレル方式では、データ０ｂｉｔ幅に合う転送路が必
要となり、高速性を持つものの、転送路数によってコス
トが増大していく、特に今日ＬＳＩ（大規模集積回路）
の多機能化に伴い、接続ピン数は増大し、マイクロプロ
セッサのデータｂｉｔ幅も増大する傾向が強いが、ＬＳ
Ｉの接続ピン数も増大させなければならなくなり、実装
やコストの面で大きな問題となっている。
従来技術の問題点を解決するため、本発明は単一の転送
路でデータ転送を実現するシリアル転送方式を多重化し
、シリアル転送方式で問題となった転送速度を高速化し
、パラレル転送方式に匹敵する転送速度を、多重化シリ
アル転送部分である転送ブロックと、送受のコントロー
ルを行うコントロールブロックによって実現した。
路でデータ転送を実現するシリアル転送方式を多重化し
、シリアル転送方式で問題となった転送速度を高速化し
、パラレル転送方式に匹敵する転送速度を、多重化シリ
アル転送部分である転送ブロックと、送受のコントロー
ルを行うコントロールブロックによって実現した。
送信装置は、パラレルシリアル変換及び、シリアルデー
タ送信開始時におけるスタートビットの挿入を行う、又
、多重化された各パラレルシリアル変換器の同期や、受
信装置からの送信一時停止要求の受け付けを行う、内部
に持つＦＩＦＯは本送信装置を介して送信を要求してい
るシステムと本送信装置間での転送速度差を補う。
タ送信開始時におけるスタートビットの挿入を行う、又
、多重化された各パラレルシリアル変換器の同期や、受
信装置からの送信一時停止要求の受け付けを行う、内部
に持つＦＩＦＯは本送信装置を介して送信を要求してい
るシステムと本送信装置間での転送速度差を補う。
受信装置は、スタートビットの検出及び、シリアルパラ
レル変換を行い、送信装置と同様の目的でＦＩＦＯにデ
ータを一時格納する。受信側におけるデータの受け取り
速度が遅い場合、転送を一時停止する必要が生ずる。受
信装置は、ＦＩＦＯの状態から、送信装置に対して一時
停止要求を出す。
レル変換を行い、送信装置と同様の目的でＦＩＦＯにデ
ータを一時格納する。受信側におけるデータの受け取り
速度が遅い場合、転送を一時停止する必要が生ずる。受
信装置は、ＦＩＦＯの状態から、送信装置に対して一時
停止要求を出す。
以下本発明の実施例を図面に基づいて説明する。
第１図は、本発明の概略構成を示す図である。
送信データは、送信側のシステムバス６から送信装置に
取り込まれ、ＦＩＦＯ８（待ち行列型のデータ格納器）
を介してパラレル・シリアル変換器Ｐ／Ｓ３に送られる
。ＦＩＦＯ８はこの時のＰ／３３の変換速度とシステム
バス６からの書き込み速度の差を吸収する。シリアル化
されたデータは、バンファ５を介してシリアルライン１
００によって受信装置に送られる。受信装置に入ったデ
ータはシリアル・パラレル変換器Ｓ／Ｐ４に送られ！、
Ｐ／３３及びＳ／Ｐ ４は、シフトレジスタで構成され
る。
取り込まれ、ＦＩＦＯ８（待ち行列型のデータ格納器）
を介してパラレル・シリアル変換器Ｐ／Ｓ３に送られる
。ＦＩＦＯ８はこの時のＰ／３３の変換速度とシステム
バス６からの書き込み速度の差を吸収する。シリアル化
されたデータは、バンファ５を介してシリアルライン１
００によって受信装置に送られる。受信装置に入ったデ
ータはシリアル・パラレル変換器Ｓ／Ｐ４に送られ！、
Ｐ／３３及びＳ／Ｐ ４は、シフトレジスタで構成され
る。
送受信各装置における制御は送信制御装置１０と受信制
御装置１１及びこれらを結ぶ制御ライン１０１で行う、
各送受信制御装置から各送受信ブロックに送られている
同期制御信号１０２及び１０３は、シリアル転送の速度
を決定するクロック信号及び、送受信の停止を行うもの
である。クロック信号は送信装置のものが制御ラインを
通して受信装置にも送られる。受信装置では、制御ライ
ンから送られてくるクロック信号に同期して、シリアル
ライン上にデータのスタートを示すｂｉｔ （スター
トｂｉｔ）が送信側から送られてくるのを待つ。スター
）ｂｉｔの検出はＳ／Ｐ ４及び受信制御装置１１で行
う、スター）ｂｉｔが検出されると、Ｓ／Ｐ４からＦ［
ＦＯ９への書き込みを受信制御装置１１が指示する。受
信ブロックにおけるＦＩＦＯ９は、Ｓ／Ｐ４からの書き
込み速度と、システムバス７からの読み出し速度の差を
吸収するためのものである。システムバス７からの読み
出し速度が遅い場合、ＦＩＦＯ９にデータが蓄積され過
ぎ、一時格納できなくなる可能性が生ずる。そのため、
受信制御装置１１は送信制御装置１０に対して送信の一
時停止要求を出すことによって、転送に待ち時間を持つ
ことができる。
御装置１１及びこれらを結ぶ制御ライン１０１で行う、
各送受信制御装置から各送受信ブロックに送られている
同期制御信号１０２及び１０３は、シリアル転送の速度
を決定するクロック信号及び、送受信の停止を行うもの
である。クロック信号は送信装置のものが制御ラインを
通して受信装置にも送られる。受信装置では、制御ライ
ンから送られてくるクロック信号に同期して、シリアル
ライン上にデータのスタートを示すｂｉｔ （スター
トｂｉｔ）が送信側から送られてくるのを待つ。スター
）ｂｉｔの検出はＳ／Ｐ ４及び受信制御装置１１で行
う、スター）ｂｉｔが検出されると、Ｓ／Ｐ４からＦ［
ＦＯ９への書き込みを受信制御装置１１が指示する。受
信ブロックにおけるＦＩＦＯ９は、Ｓ／Ｐ４からの書き
込み速度と、システムバス７からの読み出し速度の差を
吸収するためのものである。システムバス７からの読み
出し速度が遅い場合、ＦＩＦＯ９にデータが蓄積され過
ぎ、一時格納できなくなる可能性が生ずる。そのため、
受信制御装置１１は送信制御装置１０に対して送信の一
時停止要求を出すことによって、転送に待ち時間を持つ
ことができる。
次に、各装置の詳細について、ブロック図及びタイミン
グ図（第４図、第５図、第６図）を基に説明する。
グ図（第４図、第５図、第６図）を基に説明する。
第４図は、送信装置のブロック図である０図は第１図に
おけるＰ／Ｓ３．ＦＩＦＯ８，送信制御装置１０の内部
ブロック及び相互の関係を示すもので、信号線に示した
斜線と数字は信号線の本数を示している。
おけるＰ／Ｓ３．ＦＩＦＯ８，送信制御装置１０の内部
ブロック及び相互の関係を示すもので、信号線に示した
斜線と数字は信号線の本数を示している。
送信制御装置１０が、５ＩＯＣＬＫ及びＷＡ Ｉ Ｔに
よって、シフトレジスタ４０〜４３．ＩＮＤＥＸ４４゜
４５ニ対する各ＦＩＦＯであ４ＴＤＦ Ｉ ＦＯ，Ｈ８
１とＴＤＦ Ｉ ＦＯ，Ｌ８２とＩＤＦ［ＦＯ８３から
ノテータ送り出しを指示する信号１−ＤＳＲを出すこと
によって送信を制御する。従ってＷＡＩＴが入っている
場合、転送を一時停止することができる。
よって、シフトレジスタ４０〜４３．ＩＮＤＥＸ４４゜
４５ニ対する各ＦＩＦＯであ４ＴＤＦ Ｉ ＦＯ，Ｈ８
１とＴＤＦ Ｉ ＦＯ，Ｌ８２とＩＤＦ［ＦＯ８３から
ノテータ送り出しを指示する信号１−ＤＳＲを出すこと
によって送信を制御する。従ってＷＡＩＴが入っている
場合、転送を一時停止することができる。
Ｉ ＤＦ Ｉ ＦＯから送信制御装置１０に送られてい
るＦＯＲＥＱは、システムバス６からデータが入力され
た時に出される送信要求信号で、逆に送信制御装置ｌＯ
から送られているＡＣＫは、ＦＯＲＥＱに対する応答で
、各ＦＩＦＯからのデータ読み出しく転送）が行われた
ことを示す信号である。データ転送開始の合図であるス
タートｂｉｔは、シフトレジスタＩＮＤＥＸＯ〜１にお
いて挿入される。データ転送が行われていない時は、無
信号としてシフトレジスタ４０〜４３において ＩＪＩ
ｌｌが挿入される０本実施例はスター）ｂｉｔを１′Ｏ
′″としている０本実施例では、３２ｂｉｔのデータ送
信のために、上位１５ｂｉｔと下１６ｂｉｔに対してＦ
ＩＦＯを持たせ、各ＦＩＦＯに対してシフトレジスタを
２重にすることによって、各シリアルラインにおける転
送を９ｂｉｔに分散させている。
るＦＯＲＥＱは、システムバス６からデータが入力され
た時に出される送信要求信号で、逆に送信制御装置ｌＯ
から送られているＡＣＫは、ＦＯＲＥＱに対する応答で
、各ＦＩＦＯからのデータ読み出しく転送）が行われた
ことを示す信号である。データ転送開始の合図であるス
タートｂｉｔは、シフトレジスタＩＮＤＥＸＯ〜１にお
いて挿入される。データ転送が行われていない時は、無
信号としてシフトレジスタ４０〜４３において ＩＪＩ
ｌｌが挿入される０本実施例はスター）ｂｉｔを１′Ｏ
′″としている０本実施例では、３２ｂｉｔのデータ送
信のために、上位１５ｂｉｔと下１６ｂｉｔに対してＦ
ＩＦＯを持たせ、各ＦＩＦＯに対してシフトレジスタを
２重にすることによって、各シリアルラインにおける転
送を９ｂｉｔに分散させている。
Ｐ／Ｓ３中におけるＤ ｕ ｍ ｍ ｙ ４Ｌ ４７は
、シフトレジスタ４０〜４３で送信されるデータに対し
て、スタートｂｉｔとＩＤ （ＩＤＦＩＦＯ８３から送
信されるアドレスに相当する情報）を時間的に先行させ
るための遅延用シフトレジスタである。
、シフトレジスタ４０〜４３で送信されるデータに対し
て、スタートｂｉｔとＩＤ （ＩＤＦＩＦＯ８３から送
信されるアドレスに相当する情報）を時間的に先行させ
るための遅延用シフトレジスタである。
Ｐ／Ｓ３．ＦＩＦＯ８，送信制御装置ｌＯに送られてい
る５ＩＯＣＬＫは、データ転送のために必要な転送レー
ト決定と、同期のための基準クロック信号であり、受信
装置にもＴＣＬＫとして送られる。
る５ＩＯＣＬＫは、データ転送のために必要な転送レー
ト決定と、同期のための基準クロック信号であり、受信
装置にもＴＣＬＫとして送られる。
第５図は受信装置のブロック図である。受信装置におけ
る同期用クロック信号ＲＣＬＫは、送信装置から送り出
されるＴＣＬＫが入力される。シリアル転送路を介して
受信されるｂｉｔ列は、受信用シフトレジスタ群、Ｓ／
Ｐ４ （シフトレジスタＳＲＯ〜３）に入れられ、５Ｔ
ＡＲＴ０．１によって５Ｄ５１がモニタする。５Ｄ５１
がスタートｂｉｔを検出すると、ＬＤＩＤ信号によって
、受信ｂｉｔ列の内からＩＤを切り出してＩＤＲＥＧ５
２に格納する。ＩＤＲＥＧの内容は、ＩＤＲＥＡ５３に
、システムバス７から書き込まれている内容とＩＭＤ５
４において比較される。ＲＦＩＦＯ５５へのデータ３２
ｂｔｔの書き込みは、５Ｄ５１から出力されるＲＥＱ及
びデータの一時格納場所であるＤＡｆＡＲＥＧ５６へ出
力されるＬＤＤＴ信号により実行される。ＲＥＱ信号に
対して、ＲＦＩＦＯ５５の余裕が少ない時、ＲＦＩＦＯ
５５はＲＲＤＹ信号を出力して送信装置に対して一時停
止を要求する。
る同期用クロック信号ＲＣＬＫは、送信装置から送り出
されるＴＣＬＫが入力される。シリアル転送路を介して
受信されるｂｉｔ列は、受信用シフトレジスタ群、Ｓ／
Ｐ４ （シフトレジスタＳＲＯ〜３）に入れられ、５Ｔ
ＡＲＴ０．１によって５Ｄ５１がモニタする。５Ｄ５１
がスタートｂｉｔを検出すると、ＬＤＩＤ信号によって
、受信ｂｉｔ列の内からＩＤを切り出してＩＤＲＥＧ５
２に格納する。ＩＤＲＥＧの内容は、ＩＤＲＥＡ５３に
、システムバス７から書き込まれている内容とＩＭＤ５
４において比較される。ＲＦＩＦＯ５５へのデータ３２
ｂｔｔの書き込みは、５Ｄ５１から出力されるＲＥＱ及
びデータの一時格納場所であるＤＡｆＡＲＥＧ５６へ出
力されるＬＤＤＴ信号により実行される。ＲＥＱ信号に
対して、ＲＦＩＦＯ５５の余裕が少ない時、ＲＦＩＦＯ
５５はＲＲＤＹ信号を出力して送信装置に対して一時停
止を要求する。
本実施例では、送信装置のＷＡＩＴに入力することによ
って可能である。
って可能である。
第６図は上記した本発明の実施例における各信号のタイ
ミングを示している。この図は上記した動作を、時間的
に更に明確化したものである。図、中ＳＴはスタートｂ
ｔｔを表わす０図中（Ａ）におイテ、ＬＤＳＲが送られ
ると、ＴＤＦ Ｉ ＦＯＨ。
ミングを示している。この図は上記した動作を、時間的
に更に明確化したものである。図、中ＳＴはスタートｂ
ｔｔを表わす０図中（Ａ）におイテ、ＬＤＳＲが送られ
ると、ＴＤＦ Ｉ ＦＯＨ。
Ｌからシフトレジスタに入力され、次のＴＣＬＫの立ち
上がりからシリアル転送が開始される。
上がりからシリアル転送が開始される。
転送されるデータは、転送路による遅延ＴＬを受け、図
中（Ｃ）に示すタイミングで入る。受信データはここで
再度シフトレジスタに入れられるので、ＴＣＬＫにより
再同期をかけられ受信側シフトレジスタＳＲＯ〜３ （
第５図参照）に入る。
中（Ｃ）に示すタイミングで入る。受信データはここで
再度シフトレジスタに入れられるので、ＴＣＬＫにより
再同期をかけられ受信側シフトレジスタＳＲＯ〜３ （
第５図参照）に入る。
〔図中（Ｄ））ＩＤの切り出しは、ＩＤが入力し終わっ
た図中（Ｃ）において行われる。図中（Ｃ）においてＬ
ＤＩＤ信号が５Ｄ５１より出力され、■ＤＲＥＧ５２に
ＩＤを入力する。図中（Ｄ）はＩＭＤ５４によるＩＤＲ
ＥＡ５３との比較時間で、−敗によりＭＡＴＣＨ信号が
出力されると〔図中（Ｆ）〕ＬＤＤＴ信号がＤＡＴＡＲ
ＥＧ５６に、ＲＲＱ（８号がＲＦＩＦＯ５５にそれぞれ
５Ｄ５１から出力される。
た図中（Ｃ）において行われる。図中（Ｃ）においてＬ
ＤＩＤ信号が５Ｄ５１より出力され、■ＤＲＥＧ５２に
ＩＤを入力する。図中（Ｄ）はＩＭＤ５４によるＩＤＲ
ＥＡ５３との比較時間で、−敗によりＭＡＴＣＨ信号が
出力されると〔図中（Ｆ）〕ＬＤＤＴ信号がＤＡＴＡＲ
ＥＧ５６に、ＲＲＱ（８号がＲＦＩＦＯ５５にそれぞれ
５Ｄ５１から出力される。
ＲＥＱ信号に対してＲＦＩＦＯ５５の残りに余裕のない
場合、ＲＲＤＹ信号が出力される。〔図中（Ｈ）〕この
出力をＷＡＩＴに入力してあれば、図中（１）において
送信の一時停止が成立する。この図では、ＲＲＤＹ信号
出力後にも、ＲＲＤＹ信号がＷＡ［Ｔに入力されるまで
の遅延の関係からデータ入力を受けている。
場合、ＲＲＤＹ信号が出力される。〔図中（Ｈ）〕この
出力をＷＡＩＴに入力してあれば、図中（１）において
送信の一時停止が成立する。この図では、ＲＲＤＹ信号
出力後にも、ＲＲＤＹ信号がＷＡ［Ｔに入力されるまで
の遅延の関係からデータ入力を受けている。
以上の動作を実現することにより本実施例は、Ｓ■○Ｃ
ＬＫ信号を３０ＭＨｚにして、ＩＤの６ｂｉｔをデータ
３２ｂｉｔに加えて９５Ｍ ｂ ｐ ｓの転送速度を得
ることができる。
ＬＫ信号を３０ＭＨｚにして、ＩＤの６ｂｉｔをデータ
３２ｂｉｔに加えて９５Ｍ ｂ ｐ ｓの転送速度を得
ることができる。
本発明によれば、ＣＭＯＳデバイスで、３２ｂｉｔ゛を
４μ秒で転送する３２ｂｉｔパラレル方弐に匹敵する速
度を４木のデータ転送路で実現できる。
４μ秒で転送する３２ｂｉｔパラレル方弐に匹敵する速
度を４木のデータ転送路で実現できる。
よって、本発明はデータ転送において、許容される転送
路数及びデバイスの速度に対して最大効率を与え、ある
いは必要とされるデータ転送量に対し、最小の転送路数
でそれを実現することを可能とする効果を有する。
路数及びデバイスの速度に対して最大効率を与え、ある
いは必要とされるデータ転送量に対し、最小の転送路数
でそれを実現することを可能とする効果を有する。
第１図は本発明の概略構成を示す図である。第２図は従
来技術のシリアル転送方式を示す概略構成図である。第
３図は従来技術のパラレル転送方式を示す概略構成図で
ある。第４図は本発明の実施例における送信装置のブロ
ック図である。第５図は本発明の実施例における受信装
置のブロック図である。第６図は本発明の実施例におけ
る送受信のタイミング図である。 ３・・・パラレル／シリアル変換器（Ｐ／Ｓ）４・・・
シリアル／パラレル変換器（Ｓ／Ｐ）８．９ ・自、Ｆ
Ｉ ＦＯ １０・・・送信制御装置 １１・・・受信制御装置 以上
来技術のシリアル転送方式を示す概略構成図である。第
３図は従来技術のパラレル転送方式を示す概略構成図で
ある。第４図は本発明の実施例における送信装置のブロ
ック図である。第５図は本発明の実施例における受信装
置のブロック図である。第６図は本発明の実施例におけ
る送受信のタイミング図である。 ３・・・パラレル／シリアル変換器（Ｐ／Ｓ）４・・・
シリアル／パラレル変換器（Ｓ／Ｐ）８．９ ・自、Ｆ
Ｉ ＦＯ １０・・・送信制御装置 １１・・・受信制御装置 以上
Claims (1)
- 【特許請求の範囲】 複数のシリアルデータ転送路と、データ転送の開始の目
印となるスタートビットを転送開始において挿入するパ
ラレルシリアル変換器と、送信要求速度と実送信速度の
差を補うＦＩＦＯ型一時記憶装置を具備し、これらを同
期制御する送信制御装置からなる送信装置と、 前記送信装置から送られて来るシリアルデータからスタ
ートビットを検出し、パラレルデータに変換するシリア
ルパラレル変換器及び受信制御装置を持ち、受信時の受
信速度とパレルデータの受け取り速度の速度差を補うＦ
ＩＦＯ型一時記憶装置とＦＩＦＯに余裕がない時に送信
装置に一時停止要求を出す信号及び送受信装置の同期を
行うクロック信号を送る制御ラインを備えた受信装置と
から成る多重化シリアルデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058353A JPS63224545A (ja) | 1987-03-13 | 1987-03-13 | 多重化シリアルデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058353A JPS63224545A (ja) | 1987-03-13 | 1987-03-13 | 多重化シリアルデ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224545A true JPS63224545A (ja) | 1988-09-19 |
Family
ID=13081956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058353A Pending JPS63224545A (ja) | 1987-03-13 | 1987-03-13 | 多重化シリアルデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8804179B2 (en) | 2012-07-23 | 2014-08-12 | Canon Kabushiki Kaisha | Information processing system, information processing method, and storage medium |
-
1987
- 1987-03-13 JP JP62058353A patent/JPS63224545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8804179B2 (en) | 2012-07-23 | 2014-08-12 | Canon Kabushiki Kaisha | Information processing system, information processing method, and storage medium |
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