JPS63215066A - 横型ｎｐｎトランジスタ - Google Patents
横型ｎｐｎトランジスタInfo
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- JPS63215066A JPS63215066A JP4757187A JP4757187A JPS63215066A JP S63215066 A JPS63215066 A JP S63215066A JP 4757187 A JP4757187 A JP 4757187A JP 4757187 A JP4757187 A JP 4757187A JP S63215066 A JPS63215066 A JP S63215066A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
- H01L29/1008—Base region of bipolar transistors of lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高性能なＮＰＮトランジスタに係り、特にＭＯ
３等他０素子と同時形成の容易な横形（ラテラル）ＮＰ
Ｎトランジスタに関する。
３等他０素子と同時形成の容易な横形（ラテラル）ＮＰ
Ｎトランジスタに関する。
一般にプレーナ型バイポーラトランジスタには縦型（パ
ーティカル）及び横型（ラテラル）があるが、従来の高
性能なＮＰＮトランジスタは縦型で形成されるのが一般
的であった。トランジスタの高速化のためにはベース幅
を薄く制御することが必要である。縦型トランジスタで
はこれを半導体基板表面からの不純物打ち込みと拡散を
用いて約０．０１ μｍの精度で制御できる。これに対
して横型トランジスタでは最小の加工可能寸法（現在の
技術で約１μｍ）で制御しなければならないために、寸
法及び誤差共に縦型にくらべると劣っていた。
ーティカル）及び横型（ラテラル）があるが、従来の高
性能なＮＰＮトランジスタは縦型で形成されるのが一般
的であった。トランジスタの高速化のためにはベース幅
を薄く制御することが必要である。縦型トランジスタで
はこれを半導体基板表面からの不純物打ち込みと拡散を
用いて約０．０１ μｍの精度で制御できる。これに対
して横型トランジスタでは最小の加工可能寸法（現在の
技術で約１μｍ）で制御しなければならないために、寸
法及び誤差共に縦型にくらべると劣っていた。
第２図に一般的な横型トランジスタのエミッタ。
ベースの形成法を示す。
（１）ベースとなるＰ型頭域２ｏの上に、ホトリソグラ
フィ技術によってマスク２１を作る。この上からＮ型不
純物を導入する。
フィ技術によってマスク２１を作る。この上からＮ型不
純物を導入する。
（２）これにより最小加工寸法２２の長さと精度でベー
ス５．エミッタ４．コレクタ６が形成できる。
ス５．エミッタ４．コレクタ６が形成できる。
上記の縦型トランジスタでは、ベース幅の制御は精確に
できるものの、低いコレクタ抵抗及び。
できるものの、低いコレクタ抵抗及び。
必要なコレクタ・ベース耐圧を確保するために高価なエ
ピタキシャル基板が必要でありプロセスが複雑となる問
題がある。このことは、ＣＭＯＳ素子と、ＮＰＮトラン
ジスタを同一基板上に形成して回路性能の向上を図ろう
とするとき、純ＣＭＯＳデバイスと比べて大きなコスト
の増加につながってしまう。
ピタキシャル基板が必要でありプロセスが複雑となる問
題がある。このことは、ＣＭＯＳ素子と、ＮＰＮトラン
ジスタを同一基板上に形成して回路性能の向上を図ろう
とするとき、純ＣＭＯＳデバイスと比べて大きなコスト
の増加につながってしまう。
本発明の目的は、上記の問題点を解決するために、高速
でしかも製造プロセスの比較的簡単な横型ＮＰＮトラン
ジスタを得ることにある。
でしかも製造プロセスの比較的簡単な横型ＮＰＮトラン
ジスタを得ることにある。
上記目的は、ベース幅を従来のように最小の加工可能寸
法によって決めるのではなく、第１図に示すように半導
体基板上に設けた段差の側壁から横方向にエミッタとベ
ースの不純物を導入して形成することにより、達成する
ものである。
法によって決めるのではなく、第１図に示すように半導
体基板上に設けた段差の側壁から横方向にエミッタとベ
ースの不純物を導入して形成することにより、達成する
ものである。
ベースおよびエミッタを形成するための不純物が同一半
導体表面から導入されるため、ベース幅を不純物の打ち
込みエネルギーや、拡散速度等によって精度よく決定で
きる。これにより薄いベースの形成が可能になり、高性
能のＮＰＮトランジスタが得られる。
導体表面から導入されるため、ベース幅を不純物の打ち
込みエネルギーや、拡散速度等によって精度よく決定で
きる。これにより薄いベースの形成が可能になり、高性
能のＮＰＮトランジスタが得られる。
実施例１
以下本発明の一実施例を第１図により説明する。
Ｐ型半導体基板１上にＮ型ウェルＮ２と絶縁層３ａ、３
ｂがある。基板表面に設けた段差の側壁にＮ型エミッタ
４．Ｐ型エミッタ５及びＮ型コレクタ６がある。７，８
はコレクタおよびベース抵抗を下げるためのＮ十層ＩＰ
＋ＪＷＩである。エミッタ、ベース、コレクタはそれぞ
れ金属電極９゜１０．１１によって外に取り出される。
ｂがある。基板表面に設けた段差の側壁にＮ型エミッタ
４．Ｐ型エミッタ５及びＮ型コレクタ６がある。７，８
はコレクタおよびベース抵抗を下げるためのＮ十層ＩＰ
＋ＪＷＩである。エミッタ、ベース、コレクタはそれぞ
れ金属電極９゜１０．１１によって外に取り出される。
次にこの構造の製造方法例を第３図に沿って説明する。
（１）Ｐ基板１上にエツチングによって深さ０．１μｍ
〜数μｍ程度、幅数〜十数μｍ程度の溝を形成する。
〜数μｍ程度、幅数〜十数μｍ程度の溝を形成する。
（２）この溝の凹部分とその縁の一部を酸化されにくい
膜（例えば５ｉａＮａ−膜）３０でおおう。
膜（例えば５ｉａＮａ−膜）３０でおおう。
（３）ここで、０．５ μｍ〜数μｍ程度の局所酸化
によってＬＯＣＯ８３ａ、３ｂを形成し、この上からＮ
型不純物を導入しＮ型コレクタ領域２を形成する。
によってＬＯＣＯ８３ａ、３ｂを形成し、この上からＮ
型不純物を導入しＮ型コレクタ領域２を形成する。
（４）ホトレジスト等をマスクに用いて不純物を導入す
ることにより、図に示すそれぞれの部分にＮ十層７とＰ
十層８を設ける。
ることにより、図に示すそれぞれの部分にＮ十層７とＰ
十層８を設ける。
（５）次に全面に耐酸化性の良い膜（ＳｉａＮａ膜等）
をデポジションし、これに異方性のあるエツチングを施
すことにより基板表面の段差部にサイドウオール１３を
残す。
をデポジションし、これに異方性のあるエツチングを施
すことにより基板表面の段差部にサイドウオール１３を
残す。
（６）これを熱酸化することにより、サイドウオール部
以外に０．１μｍ ” ０ 、３μｍ程度の酸化膜をつ
ける。
以外に０．１μｍ ” ０ 、３μｍ程度の酸化膜をつ
ける。
（７）次にリン酸等によりサイドウオールを除去する。
この開口部から順にＰ型不純物、Ｎ型不純物を導入しベ
ース５．エミッタ４を形成する。
ース５．エミッタ４を形成する。
（８）Ｍ間絶縁膜１２に、ホトリソグラフィによって、
ベース、コレクタの引き出し穴を開ける。
ベース、コレクタの引き出し穴を開ける。
この上にアルミニウムをデポジションし、これをホトリ
ソグラフィで配線を形成するようにパターンニングする
。
ソグラフィで配線を形成するようにパターンニングする
。
本実施例により、ベース幅が精度良く制御されたＰＮＰ
トランジスタが得られる。
トランジスタが得られる。
実施例２
第４図に実施例２を示す。実施例１ではエミッタ、ベー
スともに直接開口部から不純物を導入したが、この例で
はベースの不純物を導入した後ポリシリコン１４を開口
部にデポし、この上からＮ型不純物を導入しこのＮ型不
純物を拡散させることによりエミッタを形成する。
スともに直接開口部から不純物を導入したが、この例で
はベースの不純物を導入した後ポリシリコン１４を開口
部にデポし、この上からＮ型不純物を導入しこのＮ型不
純物を拡散させることによりエミッタを形成する。
以下この構造の製造プロセスの実施例１との違いを第５
図に示す。
図に示す。
（１）第３図（６）までは実施例１と共通である。この
後、リン酸等によりサイドウオールを除去し、ベースを
形成するＰ型不純物を導入する。この後ポリシリコン層
を全面にデポジションし、ホトリソグラフィにより開口
部を残して除去する。
後、リン酸等によりサイドウオールを除去し、ベースを
形成するＰ型不純物を導入する。この後ポリシリコン層
を全面にデポジションし、ホトリソグラフィにより開口
部を残して除去する。
（２）この上からイオン打ち込み等によってポリシリコ
ン１４中にＮ型不純物を導入し、これを拡散させてエミ
ッタ４を形成する。
ン１４中にＮ型不純物を導入し、これを拡散させてエミ
ッタ４を形成する。
（３）次に層間絶縁膜１２に、ホトリソグラフィにより
ベース、コレクタの引出し穴をあける。この上からアル
ミニウム等の配線材をデポジションし、配線を形成する
ようにパターンニングする。
ベース、コレクタの引出し穴をあける。この上からアル
ミニウム等の配線材をデポジションし、配線を形成する
ようにパターンニングする。
本実施例は、ポリシリコン膜からのしみ出し拡散により
エミッタを形成するため、実施例１と比較してより薄い
エミッタの形成が可能である。
エミッタを形成するため、実施例１と比較してより薄い
エミッタの形成が可能である。
本発明によれば、従来の横型トランジスタでは最小加工
寸法程度（現在の技術で約１μｍ）に制限されていたベ
ース幅を、ベース、エミッタを同一面から拡散させるこ
とにより約０．０１ μｍの精度で形成することがで
きるので、高速性能のすぐれたＮＰＮトランジスタを得
ることができる。
寸法程度（現在の技術で約１μｍ）に制限されていたベ
ース幅を、ベース、エミッタを同一面から拡散させるこ
とにより約０．０１ μｍの精度で形成することがで
きるので、高速性能のすぐれたＮＰＮトランジスタを得
ることができる。
第１図は本発明の一実施例を示す構成図、第２図は従来
の横型トランジスタのベース幅の決定要素の説明図、第
３図〜第５図は本発明の他の実施例を示した構造図であ
る。 １・・・Ｐ型基板、２・・・Ｎウェルコレクタ、３ａ。 ３ｂ・・・絶縁層、４・・・エミッタ、５・・・ベース
、６・・・コレクタ、７・・・Ｎ＋コレクタ引出し、８
・・・Ｐ＋ベース引出し、９・・・エミッタ引−出し電
極、１０・・・ペース引出し電極、１１・・・コレクタ
引出し電極−１２・・・層間絶縁膜、１３・・・５ｉａ
Ｎａサイドウオール、１４・・・ポリシリコンサイドウ
オール、２０・・・Ｐ型頭域、２１・・・不純物に対す
るマスク、２２・・・代理人 弁理士 小川勝男 Ｎ、
：、’：’二ｌＬ第 ／Ｉ！！］ ■ ２ 囚 第 ３５ 第３１！１ 第 ４ 口
の横型トランジスタのベース幅の決定要素の説明図、第
３図〜第５図は本発明の他の実施例を示した構造図であ
る。 １・・・Ｐ型基板、２・・・Ｎウェルコレクタ、３ａ。 ３ｂ・・・絶縁層、４・・・エミッタ、５・・・ベース
、６・・・コレクタ、７・・・Ｎ＋コレクタ引出し、８
・・・Ｐ＋ベース引出し、９・・・エミッタ引−出し電
極、１０・・・ペース引出し電極、１１・・・コレクタ
引出し電極−１２・・・層間絶縁膜、１３・・・５ｉａ
Ｎａサイドウオール、１４・・・ポリシリコンサイドウ
オール、２０・・・Ｐ型頭域、２１・・・不純物に対す
るマスク、２２・・・代理人 弁理士 小川勝男 Ｎ、
：、’：’二ｌＬ第 ／Ｉ！！］ ■ ２ 囚 第 ３５ 第３１！１ 第 ４ 口
Claims (1)
- １、半導体基板上に形成されたＮＰＮトランジスタにお
いて、半導体基板表面に段差が設けてあり、この段差の
同一の側面を通して半導体基板内に導入されたＰ型およ
びＮ型の不純物により形成されたベースおよびエミッタ
を持つことを特徴とする横型ＮＰＮトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4757187A JPS63215066A (ja) | 1987-03-04 | 1987-03-04 | 横型ｎｐｎトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4757187A JPS63215066A (ja) | 1987-03-04 | 1987-03-04 | 横型ｎｐｎトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215066A true JPS63215066A (ja) | 1988-09-07 |
Family
ID=12778923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4757187A Pending JPS63215066A (ja) | 1987-03-04 | 1987-03-04 | 横型ｎｐｎトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215066A (ja) |
-
1987
- 1987-03-04 JP JP4757187A patent/JPS63215066A/ja active Pending
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