JPS6321361B2 - - Google Patents
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- JPS6321361B2 JPS6321361B2 JP6647881A JP6647881A JPS6321361B2 JP S6321361 B2 JPS6321361 B2 JP S6321361B2 JP 6647881 A JP6647881 A JP 6647881A JP 6647881 A JP6647881 A JP 6647881A JP S6321361 B2 JPS6321361 B2 JP S6321361B2
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 26
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- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
この発明は、例えば演算増幅器の初段に設けら
れるMOS FET構成の差動増幅器に関する。 近年、MOS−ICデバイスが発達し、Ａ−Ｄ変
換器、Ｄ−Ａ変換器、フイルタ回路等のアナログ
信号処理装置もMOS−IC化されている。このよ
うな回路では演算増幅器が必須の回路要素であ
り、通常、演算増幅器の初段には差動増幅器が設
置されている。このようなMOS FETの差動増
幅器は、一般に第１図あるいは第２図に示すよう
に構成されている。第１図に示す回路において
は、Ｃ MOS FET構成で差動入力端と単一出
力端を有するものである。すなわち、差動入力素
子として働くＮチヤネル形MOSトランジスタ
Q1，Q2のソースを共通に接続して対称に配置し、
このトランジスタQ1，Q2に入力信号IN1，IN2を
それぞれゲートに供給してそれぞれ導通制御させ
るようにする。この共通ソースは定電流制御用Ｎ
チヤネル形トランジスタQ3を介して接地点VSSに
接続している。そして、このトランジスタQ3の
ゲートには所定のゲートバイアスGBを供給して
導通設定する。さらに、上記トランジスタQ1，
Q2のドレイン側にアクテイブ負荷接続したＰチ
ヤネル形トランジスタQ4，Q5を設け、このトラ
ンジスタQ4，Q5を介して電源VDDを供給し、上記
トランジスタQ2とQ5との接続点から出力信号
OUTを得るようにしている。 このような構成によれば、トランジスタQ1，
Q2のゲートに供給された信号IN1，IN2の差電圧
が増幅されて、出力信号OUTとしてトランジス
タQ2とQ5との接続点から得られる。 さらに、第２図に示す回路は、すべてＮチヤネ
ル型MOS FETで構成され、差動入力端と差動
出力端を有するものである。すなわち、入力信号
IN1，IN2が供給されて導通制御されるトランジ
スタQ1，Q2のソースを共通として対称に配置し、
この共通ソースはトランジスタQ3を介して接地
点VSSに接続している。さらに上記トランジスタ
Q1，Q2のドレイン側に負荷トランジスタQ6，Q7
を対向に配設し、それぞれのトランジスタのドレ
インおよびゲートを共通接続して電源VDDに接続
する。そして、上記トランジスタQ1，Q2および
Q2，Q7の接続点から、出力信号OUT1，OUT2を
得るようにしている。 ところで、上述したような構成の差動増幅器で
は、増幅度が小さく、増幅度の大きいものを設計
しようとすると素子のデイメンジヨンサイズ、す
なわち、チヤネル幅およびチヤネル長を大きく設
計する必要があり、回路全体のチツプ占有面積が
増大してしまう欠点があつた。また、このような
巨大なデイメンジヨンを持つFET構成の増幅器
では、寄生容量が例えばゲート・ドレイン間、ド
レイン・基板間等の各所に付随し、周波数特性を
悪化してしまう。 この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、増幅度が高
くチツプの占有面積が小さく、且つ、周波数特性
が良好で製造の容易な差動増幅器を提供すること
である。 以下、この発明の一実施例を図面を参照して説
明する。第３図はその構成を示すもので、Ｎチヤ
ネル型トランジスタQ1，Q2のソースを共通とし
て対称に配置し、それぞれのゲートに入力信号
IN1，IN2をスイツチSW1，SW2を介して供給す
る。前記トランジスタQ1，Q2の共通ソースはＮ
チヤネル型トランジスタQ3を介して接地点VSSに
接続している。そして、トランジスタQ3のゲー
トにはバイアス回路１１を設けてゲートバイアス
GBを供給し、このトランジスタを導通制御する。
さらに、上記トランジスタQ1，Q2のドレイン側
にアクテイブ負荷接続したＰチヤネル形トランジ
スタQ4，Q5を設け、この負荷トランジスタQ4，
Q5を介して電源VDDを供給する。上記トランジス
タQ1，Q4の接続点ＡおよびトランジスタQ2，Q5
の接続部ＢはそれぞれスイツチSW3，SW4および
キヤパシタC1，C2をそれぞれ直列に介して基準
電源Ｖに接続する。また上記スイツチSW3，SW4
は、スイツチSW6，SW5を介してトランジスタ
Q2，Q1のゲートにたすきがけに接続して成る。 このような構成の差動増幅器において、表−１
に示すように、増幅動作期，に対して各スイ
ツチをオン−オフ制御する。
れるMOS FET構成の差動増幅器に関する。 近年、MOS−ICデバイスが発達し、Ａ−Ｄ変
換器、Ｄ−Ａ変換器、フイルタ回路等のアナログ
信号処理装置もMOS−IC化されている。このよ
うな回路では演算増幅器が必須の回路要素であ
り、通常、演算増幅器の初段には差動増幅器が設
置されている。このようなMOS FETの差動増
幅器は、一般に第１図あるいは第２図に示すよう
に構成されている。第１図に示す回路において
は、Ｃ MOS FET構成で差動入力端と単一出
力端を有するものである。すなわち、差動入力素
子として働くＮチヤネル形MOSトランジスタ
Q1，Q2のソースを共通に接続して対称に配置し、
このトランジスタQ1，Q2に入力信号IN1，IN2を
それぞれゲートに供給してそれぞれ導通制御させ
るようにする。この共通ソースは定電流制御用Ｎ
チヤネル形トランジスタQ3を介して接地点VSSに
接続している。そして、このトランジスタQ3の
ゲートには所定のゲートバイアスGBを供給して
導通設定する。さらに、上記トランジスタQ1，
Q2のドレイン側にアクテイブ負荷接続したＰチ
ヤネル形トランジスタQ4，Q5を設け、このトラ
ンジスタQ4，Q5を介して電源VDDを供給し、上記
トランジスタQ2とQ5との接続点から出力信号
OUTを得るようにしている。 このような構成によれば、トランジスタQ1，
Q2のゲートに供給された信号IN1，IN2の差電圧
が増幅されて、出力信号OUTとしてトランジス
タQ2とQ5との接続点から得られる。 さらに、第２図に示す回路は、すべてＮチヤネ
ル型MOS FETで構成され、差動入力端と差動
出力端を有するものである。すなわち、入力信号
IN1，IN2が供給されて導通制御されるトランジ
スタQ1，Q2のソースを共通として対称に配置し、
この共通ソースはトランジスタQ3を介して接地
点VSSに接続している。さらに上記トランジスタ
Q1，Q2のドレイン側に負荷トランジスタQ6，Q7
を対向に配設し、それぞれのトランジスタのドレ
インおよびゲートを共通接続して電源VDDに接続
する。そして、上記トランジスタQ1，Q2および
Q2，Q7の接続点から、出力信号OUT1，OUT2を
得るようにしている。 ところで、上述したような構成の差動増幅器で
は、増幅度が小さく、増幅度の大きいものを設計
しようとすると素子のデイメンジヨンサイズ、す
なわち、チヤネル幅およびチヤネル長を大きく設
計する必要があり、回路全体のチツプ占有面積が
増大してしまう欠点があつた。また、このような
巨大なデイメンジヨンを持つFET構成の増幅器
では、寄生容量が例えばゲート・ドレイン間、ド
レイン・基板間等の各所に付随し、周波数特性を
悪化してしまう。 この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、増幅度が高
くチツプの占有面積が小さく、且つ、周波数特性
が良好で製造の容易な差動増幅器を提供すること
である。 以下、この発明の一実施例を図面を参照して説
明する。第３図はその構成を示すもので、Ｎチヤ
ネル型トランジスタQ1，Q2のソースを共通とし
て対称に配置し、それぞれのゲートに入力信号
IN1，IN2をスイツチSW1，SW2を介して供給す
る。前記トランジスタQ1，Q2の共通ソースはＮ
チヤネル型トランジスタQ3を介して接地点VSSに
接続している。そして、トランジスタQ3のゲー
トにはバイアス回路１１を設けてゲートバイアス
GBを供給し、このトランジスタを導通制御する。
さらに、上記トランジスタQ1，Q2のドレイン側
にアクテイブ負荷接続したＰチヤネル形トランジ
スタQ4，Q5を設け、この負荷トランジスタQ4，
Q5を介して電源VDDを供給する。上記トランジス
タQ1，Q4の接続点ＡおよびトランジスタQ2，Q5
の接続部ＢはそれぞれスイツチSW3，SW4および
キヤパシタC1，C2をそれぞれ直列に介して基準
電源Ｖに接続する。また上記スイツチSW3，SW4
は、スイツチSW6，SW5を介してトランジスタ
Q2，Q1のゲートにたすきがけに接続して成る。 このような構成の差動増幅器において、表−１
に示すように、増幅動作期，に対して各スイ
ツチをオン−オフ制御する。
【表】
ここで、増幅動作期のスイツチング状態で
は、第１図に示す差動増幅器と同様に動作し、増
幅度をAoとすると下式で表現される。 Ao＝VB1−VA1／VIN1−VIN2 ……(1) ただし、 VA1：接続部Ａの電位 VB1：接続部Ｂの電位 VIN1：入力信号IN1の電位 VIN2：入力信号IN2の電位 そして、この状態でキヤパシタC1は電位VA1で
充電され、キヤパシタC2は電位VB1で充電され
る。すなわち、上記キヤパシタC1，C2はそれぞ
れ、差動入力電圧の増幅出力をサンプリングして
これを保持する電圧サンプルホールド回路として
働く。 さらに、増幅動作期のスイツチング状態で
は、信号入力はスイツチSW1，SW2のオフ状態に
よつて阻止される。そして、キヤパシタC1に充
電された電位VA1は、スイツチSW3を介してトラ
ンジスタQ2のゲートに供給され、キヤパシタC2
に充電された電位VB1は、スイツチSW5を介して
トランジスタQ1のゲートに供給される。したが
つて、この動作期の増幅度A0は下式のようにな
る。 Ao＝VB2−VA2／VB1−VA1 ……(2) ここで VB2：増幅動作期の接続部Ｂの電位 VA2：増幅動作期の接続部Ａの電位 すなわち、増幅度Aoを持つ差動増幅器をカス
ケードに働かせることになるので、入力信号差
「VIN1−VIN2」に対する出力信号差「VB2−VA2」
との関係は、 VB2−VA2／VIN1−VIN2＝Ao2 となる。ここで増幅動作期をサンプリング期間
として増幅動作期を出力期間とすれば良い。 したがつて、このような構成によれば、例えば
増幅度「Ao＝10倍」として各デイメンジヨンサ
イズを設計した回路において、100倍の高増幅度
を持つた差動増幅器として働かすことができる。
この場合、キヤパシタおよびスイツチ回路による
面積の増大は極く僅かであるので、チツプの占有
面積を増大させずに大きな増幅度を有する差動増
幅器が得られる。第４図ａ，ｂは、第３図におけ
るスイツチSW1〜SW6の具体的な構成例を示すも
ので、ａ図は単一チヤネルMOSFETで構成した
もので、ｂ図はＣ MOS FET構成のトランス
ミツシヨンゲートスイツチで構成したものであ
る。このようなスイツチ回路を制御するために各
トランジスタのゲートにクロツクパルスを供給す
る。 第５図ａ〜ｃはクロツク信号波形および出力さ
れる増幅波形を示すもので、ａ図においてφ1は
スイツチSW1〜SW4を導電制御し、φ2はスイツ
チSW5，SW6を導通制御して、クロツク信号φ1，
φ2の高レベル期間で差動増幅器が動作する。ｂ
図は出力される増幅波形でφ1の信号がハイレベ
ルの時には、入力信号の差電圧「VIN1−VIN2」が
所定の増幅度Aoで増幅され、クロツク信号φ2が
ハイレベルとなつた時には、キヤパシタに充電さ
れた「（VIN1−VIN2）×Ao」の差電圧値がさらに
増幅されて「（VIN1−VIN2）×Ao2」の出力とな
る。 したがつて、クロツク信号φ1，φ2の繰り返し
周波数がこの増幅器の周波数特性の上限周波数と
なる。すなわち、クロツク信号周波数以上の周波
数を持つ信号入力は増幅されないことになるの
で、クロツク信号によつて差動増幅器の周波数特
性を制御できることになり、適用システムに不要
な高周波帯域をカツトすることもできるため、安
定な周波数特性を有する。 また、上記スイツチ回路はMOS FET構成で
あり、キヤパシタC1，C2はMOSキヤパシタと呼
ばれるゲート膜厚の絶縁体を介した、金属−
SiO2−拡散層の構造を持つキヤパシタで良いの
で、第３図に示した差動増幅器は、通常使用され
るMOS FETプロセスで製造が可能である。こ
のため、容易にIC化が可能である。また、単一
差動増幅器でありながら高い増幅度を有するの
で、電圧比較器として用いる場合には、単一の段
だけで演算増幅器として動作可能であり、出力イ
ンピーダンスを下げる出力段を付加することによ
り各種用途に適用できる増幅器となる。 第６図は、上記第３図の回路を低消費電力にす
るバイアス回路１１を示すもので、差動増幅器の
定電流制御用トランジスタQ3のゲートバイアス
を、スイツチ制御用のクロツク信号φ1，φ2に同
期して出力することによつて増幅器の動作時のみ
ゲートバイアスを与えるものである。すなわち、
上記クロツク信号φ1，φ2をノアゲートNORを介
してＰチヤネル形トランジスタQ8のゲートおよ
びＮチヤネル形トランジスタQ10のゲートに供給
する。前記トランジスタQ8，Q10はＮチヤネル形
トランジスタQ9とともに電圧分割回路を構成す
るもので、電源VDDと接地点VSSとの間に直並列
接続されて設けられる。そして、このトランジス
タQ8，Q9，Q10のドレイン部接続点から分割電圧
出力GBを得るようにしている。このような構成
によれば、第７図ａ，ｂに示すように、クロツク
信号φ1，φ2の供給時のみゲートバイアス信号GB
を電流制御用トランジスタQ3に供給して導電制
御できる。したがつて、差動増幅器の非動作時は
トランジスタQ3のゲートバイアスは「０」とな
りカツトオフするので低消費電流特性は付与でき
る。 第８図は、この発明の他の実施例を示すもの
で、前記第１および第２のキヤパシタC1，C2に
対して、さらに第３および第４のキヤパシタC3，
C4を用い、上記実施例よりさらに増幅度を高め
たものである。すなわち、前記入力部のＮチヤネ
ル形トランジスタQ1，Q2回路に対して、このト
ランジスタQ1，Q2のドレイン側に、Ｐチヤネル
形負荷トランジスタQ11，Q12をそれぞれ直列に
配設し、このトランジスタQ11，Q12のソースお
よびゲートを共通接続する。そして、共通ソース
に電源VDDを供給し、共通ゲートにはゲートバイ
アス信号GB2を供給する。この接続部Ａはスイツ
チSW8およびキヤパシタC3を介して基準電源Ｖ
に接続するとともに、スイツチSW3はさらにスイ
ツチSW7を介してトランジスタQ2のゲートに接
続する。同様に接続部ＢはスイツチSW10および
キヤパシタC4を介して基準電源Ｖに接続すると
共に、スイツチSW10はスイツチSW9を介してト
ランジスタQ1のゲートに接続して成る。そして、
接続部ＡおよびＢ側からそれぞれ出力信号OUT1
およびOUT2を得るようにしている。その他第３
図と同一構成部分は同一符号を付してその説明を
省略する。 このような構成の差動増幅器においては、増幅
動作期１〜にそれぞれ対応して各スイツチSW1
〜SW2を表−２に示すようにオン−オフ制御す
る。
は、第１図に示す差動増幅器と同様に動作し、増
幅度をAoとすると下式で表現される。 Ao＝VB1−VA1／VIN1−VIN2 ……(1) ただし、 VA1：接続部Ａの電位 VB1：接続部Ｂの電位 VIN1：入力信号IN1の電位 VIN2：入力信号IN2の電位 そして、この状態でキヤパシタC1は電位VA1で
充電され、キヤパシタC2は電位VB1で充電され
る。すなわち、上記キヤパシタC1，C2はそれぞ
れ、差動入力電圧の増幅出力をサンプリングして
これを保持する電圧サンプルホールド回路として
働く。 さらに、増幅動作期のスイツチング状態で
は、信号入力はスイツチSW1，SW2のオフ状態に
よつて阻止される。そして、キヤパシタC1に充
電された電位VA1は、スイツチSW3を介してトラ
ンジスタQ2のゲートに供給され、キヤパシタC2
に充電された電位VB1は、スイツチSW5を介して
トランジスタQ1のゲートに供給される。したが
つて、この動作期の増幅度A0は下式のようにな
る。 Ao＝VB2−VA2／VB1−VA1 ……(2) ここで VB2：増幅動作期の接続部Ｂの電位 VA2：増幅動作期の接続部Ａの電位 すなわち、増幅度Aoを持つ差動増幅器をカス
ケードに働かせることになるので、入力信号差
「VIN1−VIN2」に対する出力信号差「VB2−VA2」
との関係は、 VB2−VA2／VIN1−VIN2＝Ao2 となる。ここで増幅動作期をサンプリング期間
として増幅動作期を出力期間とすれば良い。 したがつて、このような構成によれば、例えば
増幅度「Ao＝10倍」として各デイメンジヨンサ
イズを設計した回路において、100倍の高増幅度
を持つた差動増幅器として働かすことができる。
この場合、キヤパシタおよびスイツチ回路による
面積の増大は極く僅かであるので、チツプの占有
面積を増大させずに大きな増幅度を有する差動増
幅器が得られる。第４図ａ，ｂは、第３図におけ
るスイツチSW1〜SW6の具体的な構成例を示すも
ので、ａ図は単一チヤネルMOSFETで構成した
もので、ｂ図はＣ MOS FET構成のトランス
ミツシヨンゲートスイツチで構成したものであ
る。このようなスイツチ回路を制御するために各
トランジスタのゲートにクロツクパルスを供給す
る。 第５図ａ〜ｃはクロツク信号波形および出力さ
れる増幅波形を示すもので、ａ図においてφ1は
スイツチSW1〜SW4を導電制御し、φ2はスイツ
チSW5，SW6を導通制御して、クロツク信号φ1，
φ2の高レベル期間で差動増幅器が動作する。ｂ
図は出力される増幅波形でφ1の信号がハイレベ
ルの時には、入力信号の差電圧「VIN1−VIN2」が
所定の増幅度Aoで増幅され、クロツク信号φ2が
ハイレベルとなつた時には、キヤパシタに充電さ
れた「（VIN1−VIN2）×Ao」の差電圧値がさらに
増幅されて「（VIN1−VIN2）×Ao2」の出力とな
る。 したがつて、クロツク信号φ1，φ2の繰り返し
周波数がこの増幅器の周波数特性の上限周波数と
なる。すなわち、クロツク信号周波数以上の周波
数を持つ信号入力は増幅されないことになるの
で、クロツク信号によつて差動増幅器の周波数特
性を制御できることになり、適用システムに不要
な高周波帯域をカツトすることもできるため、安
定な周波数特性を有する。 また、上記スイツチ回路はMOS FET構成で
あり、キヤパシタC1，C2はMOSキヤパシタと呼
ばれるゲート膜厚の絶縁体を介した、金属−
SiO2−拡散層の構造を持つキヤパシタで良いの
で、第３図に示した差動増幅器は、通常使用され
るMOS FETプロセスで製造が可能である。こ
のため、容易にIC化が可能である。また、単一
差動増幅器でありながら高い増幅度を有するの
で、電圧比較器として用いる場合には、単一の段
だけで演算増幅器として動作可能であり、出力イ
ンピーダンスを下げる出力段を付加することによ
り各種用途に適用できる増幅器となる。 第６図は、上記第３図の回路を低消費電力にす
るバイアス回路１１を示すもので、差動増幅器の
定電流制御用トランジスタQ3のゲートバイアス
を、スイツチ制御用のクロツク信号φ1，φ2に同
期して出力することによつて増幅器の動作時のみ
ゲートバイアスを与えるものである。すなわち、
上記クロツク信号φ1，φ2をノアゲートNORを介
してＰチヤネル形トランジスタQ8のゲートおよ
びＮチヤネル形トランジスタQ10のゲートに供給
する。前記トランジスタQ8，Q10はＮチヤネル形
トランジスタQ9とともに電圧分割回路を構成す
るもので、電源VDDと接地点VSSとの間に直並列
接続されて設けられる。そして、このトランジス
タQ8，Q9，Q10のドレイン部接続点から分割電圧
出力GBを得るようにしている。このような構成
によれば、第７図ａ，ｂに示すように、クロツク
信号φ1，φ2の供給時のみゲートバイアス信号GB
を電流制御用トランジスタQ3に供給して導電制
御できる。したがつて、差動増幅器の非動作時は
トランジスタQ3のゲートバイアスは「０」とな
りカツトオフするので低消費電流特性は付与でき
る。 第８図は、この発明の他の実施例を示すもの
で、前記第１および第２のキヤパシタC1，C2に
対して、さらに第３および第４のキヤパシタC3，
C4を用い、上記実施例よりさらに増幅度を高め
たものである。すなわち、前記入力部のＮチヤネ
ル形トランジスタQ1，Q2回路に対して、このト
ランジスタQ1，Q2のドレイン側に、Ｐチヤネル
形負荷トランジスタQ11，Q12をそれぞれ直列に
配設し、このトランジスタQ11，Q12のソースお
よびゲートを共通接続する。そして、共通ソース
に電源VDDを供給し、共通ゲートにはゲートバイ
アス信号GB2を供給する。この接続部Ａはスイツ
チSW8およびキヤパシタC3を介して基準電源Ｖ
に接続するとともに、スイツチSW3はさらにスイ
ツチSW7を介してトランジスタQ2のゲートに接
続する。同様に接続部ＢはスイツチSW10および
キヤパシタC4を介して基準電源Ｖに接続すると
共に、スイツチSW10はスイツチSW9を介してト
ランジスタQ1のゲートに接続して成る。そして、
接続部ＡおよびＢ側からそれぞれ出力信号OUT1
およびOUT2を得るようにしている。その他第３
図と同一構成部分は同一符号を付してその説明を
省略する。 このような構成の差動増幅器においては、増幅
動作期１〜にそれぞれ対応して各スイツチSW1
〜SW2を表−２に示すようにオン−オフ制御す
る。
【表】
ここで増幅動作期およびのスイツチング状
態では、前実施例と同様な増幅作用を行なうが、
増幅動作期の状態では、キヤパシタC3には電
位VA2が充電され、キヤパシタC4には電位VB2が
充電される。 さらに、増幅動作期のスイツチング状態で
は、キヤパシタC3，C4の充電電位VA2，VB2がス
イツチSW7，SW9を介してそれぞれトランジスタ
Q2，Q1のゲートに供給される。したがつて、キ
ヤパシタC1に電位VA3が充電され、キヤパシタC2
には電位VB3が充電される。この時の増幅度Ao
は、 Ao＝VB3−VA3／VB2−VA2 ……(3) である。 増幅動作期のスイツチング状態では、キヤパ
シタC1，C2の充電電位VA3，VB3がスイツチSW5，
SW6を介して、それぞれトランジスタQ2，Q1の
ゲートに供給される。したがつて、キヤパシタ
C3に電位VA4が充電され、キヤパシタC4には電位
VB4が充電される。この時の増幅度Aoは、 Ao＝VB4−VA4／VB3−VA3 ……(4) となる。 したがつて、増幅動作期までの増幅度は入力
信号差「VIN1−VIN2」に対する出力信号差「VB2
−VA2」で表現され、(1)、(2)、(3)、(4)式から VB4−VA4／VIN1−VIN2＝Ao4 となる。 第９図ａ，ｂは、上記スイツチSW1〜SW10の
制御クロツク信号φ1，φ2，φ3と出力との関係を
示すもので、スイツチSW1，SW2にはクロツク信
号φ1を、スイツチSW3，SW4には「φ1＋φ3」を、
スイツチSW5，SW6，SW8，SW10にはφ2を、さ
らにスイツチSW7，SW9にはφ3がそれぞれ供給
される。 このような構成において、クロツク信号φ2，
φ3を繰り返すことによつて理論上ではどこまで
も増幅度を高めることができる。しかし、実際に
は第９図ｂに示すように、出力電圧は電源電圧値
までに限定されているので、有限回の繰り返しに
よつて飽和ゲインに達することになる。 ところで、この差動増幅器においても前実施例
と同様に、第４図に示したバイアス回路を用いて
低消費電力にできるのはもちろんである。 なお、この発明は上記実施例に限定されるもの
ではなく、差動増幅器の構成は種々変形が可能で
ある。例えば入力信号を受ける差動トランジスタ
はＮチヤネル形MOS FETに限定されるもので
ないことは言うまでもなく、電圧−電流変換する
能動素子であればよい。さらに第３図に示したト
ランジスタQ4，Q5あるいは第８図に示したトラ
ンジスタQ11，Q12は負荷手段であればよく能動
素子である必要はなく、単に抵抗でも良い。ま
た、例ば基準電源Ｖは、電源VDDあるいは接地点
電位VSSのいずれでも良く、さらにクロツク信号
のφ2はφ1の反転出力を使用しても良い。 以上説明したようにこの発明によれば、差動増
幅器により増幅された電位をキヤパシタ手段によ
つて充電制御し、さらにこの増幅された充電電位
で差動入力素子をフイーバツク制御することによ
り大きな増幅値が得られる。したがつて巨大なデ
イメンジヨンサイスのトランジスタは不要ため、
チツプの占有面積は小さくても良く、また、供給
するクロツク信号の周波数より高い周波数の増幅
は行なわないので、安定な周波数特性となり、且
つ、得られる増幅度に対応してその製造も容易で
あり消費電力が少ない差動増幅器が得られる。
態では、前実施例と同様な増幅作用を行なうが、
増幅動作期の状態では、キヤパシタC3には電
位VA2が充電され、キヤパシタC4には電位VB2が
充電される。 さらに、増幅動作期のスイツチング状態で
は、キヤパシタC3，C4の充電電位VA2，VB2がス
イツチSW7，SW9を介してそれぞれトランジスタ
Q2，Q1のゲートに供給される。したがつて、キ
ヤパシタC1に電位VA3が充電され、キヤパシタC2
には電位VB3が充電される。この時の増幅度Ao
は、 Ao＝VB3−VA3／VB2−VA2 ……(3) である。 増幅動作期のスイツチング状態では、キヤパ
シタC1，C2の充電電位VA3，VB3がスイツチSW5，
SW6を介して、それぞれトランジスタQ2，Q1の
ゲートに供給される。したがつて、キヤパシタ
C3に電位VA4が充電され、キヤパシタC4には電位
VB4が充電される。この時の増幅度Aoは、 Ao＝VB4−VA4／VB3−VA3 ……(4) となる。 したがつて、増幅動作期までの増幅度は入力
信号差「VIN1−VIN2」に対する出力信号差「VB2
−VA2」で表現され、(1)、(2)、(3)、(4)式から VB4−VA4／VIN1−VIN2＝Ao4 となる。 第９図ａ，ｂは、上記スイツチSW1〜SW10の
制御クロツク信号φ1，φ2，φ3と出力との関係を
示すもので、スイツチSW1，SW2にはクロツク信
号φ1を、スイツチSW3，SW4には「φ1＋φ3」を、
スイツチSW5，SW6，SW8，SW10にはφ2を、さ
らにスイツチSW7，SW9にはφ3がそれぞれ供給
される。 このような構成において、クロツク信号φ2，
φ3を繰り返すことによつて理論上ではどこまで
も増幅度を高めることができる。しかし、実際に
は第９図ｂに示すように、出力電圧は電源電圧値
までに限定されているので、有限回の繰り返しに
よつて飽和ゲインに達することになる。 ところで、この差動増幅器においても前実施例
と同様に、第４図に示したバイアス回路を用いて
低消費電力にできるのはもちろんである。 なお、この発明は上記実施例に限定されるもの
ではなく、差動増幅器の構成は種々変形が可能で
ある。例えば入力信号を受ける差動トランジスタ
はＮチヤネル形MOS FETに限定されるもので
ないことは言うまでもなく、電圧−電流変換する
能動素子であればよい。さらに第３図に示したト
ランジスタQ4，Q5あるいは第８図に示したトラ
ンジスタQ11，Q12は負荷手段であればよく能動
素子である必要はなく、単に抵抗でも良い。ま
た、例ば基準電源Ｖは、電源VDDあるいは接地点
電位VSSのいずれでも良く、さらにクロツク信号
のφ2はφ1の反転出力を使用しても良い。 以上説明したようにこの発明によれば、差動増
幅器により増幅された電位をキヤパシタ手段によ
つて充電制御し、さらにこの増幅された充電電位
で差動入力素子をフイーバツク制御することによ
り大きな増幅値が得られる。したがつて巨大なデ
イメンジヨンサイスのトランジスタは不要ため、
チツプの占有面積は小さくても良く、また、供給
するクロツク信号の周波数より高い周波数の増幅
は行なわないので、安定な周波数特性となり、且
つ、得られる増幅度に対応してその製造も容易で
あり消費電力が少ない差動増幅器が得られる。
第１図および第２図はそれぞれ従来の差動増幅
器を示す回路図、第３図はこの発明の一実施例に
係る差動増幅器を示す回路図、第４図ａ，ｂはそ
れぞれ上記第３図におけるスツチSW1〜SW6の具
体的な構成例を示す図、第５図ａ，ｂはそれぞれ
上記第３図の差動増幅器におけるスイツチ制御用
のクロツクパルス信号、増幅波形を示す図、第６
図は上記第３図の差動増幅器を低消費電力とする
バイアス回路の具体的な構成例を示す図、第７図
ａ，ｂはそれぞれ上記第６図のバイアス回路にお
ける入力信号および出力信号のタイミングチヤー
ト、第８図はこの発明の他の実施例を示す回路
図、第９図ａ，ｂは上記第８図の差動増幅器を制
御するためのクロツク信号φ1，φ2，φ3と増幅波
形のタイミングチヤートである。 １１……バイアス回路、Q1〜Q12……トランジ
スタ（Q1，Q2：差動入力素子、Q4，Q5，Q11，
Q12：負荷素子）、SW1〜SW10……スイツチ、C1
〜C4……キヤパシタ、φ1，φ2，φ3……クロツク
パルス信号、NOR……ノアゲート。
器を示す回路図、第３図はこの発明の一実施例に
係る差動増幅器を示す回路図、第４図ａ，ｂはそ
れぞれ上記第３図におけるスツチSW1〜SW6の具
体的な構成例を示す図、第５図ａ，ｂはそれぞれ
上記第３図の差動増幅器におけるスイツチ制御用
のクロツクパルス信号、増幅波形を示す図、第６
図は上記第３図の差動増幅器を低消費電力とする
バイアス回路の具体的な構成例を示す図、第７図
ａ，ｂはそれぞれ上記第６図のバイアス回路にお
ける入力信号および出力信号のタイミングチヤー
ト、第８図はこの発明の他の実施例を示す回路
図、第９図ａ，ｂは上記第８図の差動増幅器を制
御するためのクロツク信号φ1，φ2，φ3と増幅波
形のタイミングチヤートである。 １１……バイアス回路、Q1〜Q12……トランジ
スタ（Q1，Q2：差動入力素子、Q4，Q5，Q11，
Q12：負荷素子）、SW1〜SW10……スイツチ、C1
〜C4……キヤパシタ、φ1，φ2，φ3……クロツク
パルス信号、NOR……ノアゲート。
Claims (1)
- 【特許請求の範囲】 １ 一端が共通接続され差動入力信号が供給され
る第１、第２の差動入力素子と、これら第１、第
２の差動入力素子の他端にそれぞれ接続される第
１、第２の負荷手段と、前記第１、第２の差動入
力素子の一端側共通接続点に接続され動作電流を
制御する電流制御手段とを有し、前記第１、第２
の差動入力素子と前記第１、第２の負荷手段との
第１、第２の接続点から差動増幅出力を得る差動
増幅器において、前記第１、第２の差動入力素子
への差動入力信号の供給をスイツチング制御する
第１、第２のスイツチ手段と、前記第１、第２の
接続部にそれぞれ第３、第４のスイツチ手段を介
在して設けられ差動増幅出力をサンプルホールド
する第１、第２の電圧サンプルホールド手段と、
これら第１、第２の電圧サンプルホールド手段に
よるサンプリング電圧を前記第２、第１の差動入
力素子にたすきがけにフイードバツクして導通制
御する第５、第６のスイツチ手段とを具備し、第
１の動作期に前記第１ないし第４のスイツチ手段
をオン、第５、第６スイツチ手段をオフすること
により前記第１、第２の接続部の電位をそれぞれ
第１、第２の電圧サンプルホールド手段に供給し
てサンプリングし、第２の動作期には前記第５、
第６スイツチ手段をオン、前記第１ないし第４の
スイツチ手段をオフすることにより前記第１、第
２の電圧サンプルホールド手段でサンプリングし
た電圧を前記第２、第１の差動入力素子に供給し
てそれぞれ導通制御することにより前記第１、第
２の接続部から差動増幅出力を得ることを特徴と
する差動増幅器。 ２ 前記第１、第２の電圧サンプルホールド手段
は、一方の電極が前記第３、第４のスイツチ手段
にそれぞれ接続され、他方の電極が基準電源に接
続される第１、第２のキヤパシタ手段から成るこ
とを特徴とする特許請求の範囲第１項記載の差動
増幅器。 ３ 前記電流制御手段は、前記第１、第２の動作
期以外の期間において前記第１、第２の差動入力
素子へ供給される電流をカツトオフするものであ
ることを特徴とする特許請求の範囲第１項記載の
差動増幅器。 ４ 一端が共通接続され差動入力信号が供給され
る第１、第２の差動入力素子と、これら第１、第
２の差動入力素子の他端にそれぞれ接続される第
１、第２の負荷手段と、前記第１、第２の差動入
力素子の一端側共通接続点に接続され動作電流を
制御する電流制御手段とを有し、前記第１、第２
の差動入力素子と前記第１、第２の負荷手段との
第１、第２の接続点から差動増幅出力を得る差動
増幅器において、前記第１、第２の差動入力素子
への差動入力信号の供給をスイツチング制御する
第１、第２のスイツチ手段と、前記第１、第２の
接続部にそれぞれ第３、第４のスイツチ手段を介
在して設けられ差動増幅出力をサンプルホールド
する第１、第２の電圧サンプルホールド手段と、
これら第１、第２の電圧サンプルホールド手段に
よるサンプリング電圧を前記第２、第１の差動入
力素子にたすきがけにフイードバツクして導通制
御する第５、第６のスイツチ手段と、前記第１、
第２の接続部にそれぞれ第７、第８のスイツチ手
段を介在して設けられる第３、第４の電圧サンプ
ルホールド手段と、これら第３、第４の電圧サン
プルホールド手段によるサンプリング電圧を前記
第２、第１の差動入力素子にたすきがけにフイー
ドバツクして導通制御する第９、第10のスイツチ
手段とを具備し、第１の動作期に前記第１ないし
第４のスイツチ手段をオン、第５ないし第10のス
イツチ手段をオフすることにより前記第１、第２
の接続部の電位をそれぞれ第１、第２の電圧サン
プルホールド手段に供給してサンプリングし、第
２の動作期には前記第５ないし第８のスイツチ手
段をオン、前記第１ないし第４および第９、第10
のスイツチ手段をオフすることにより前記第１、
第２の電圧サンプルホールド手段でサンプリング
した電圧を前記第２、第１の差動入力素子にそれ
ぞれ供給して導通制御するとともに、このフイー
ドバツクされた信号の差動増幅出力を前記第３、
第４の電圧サンプルホールド回路に供給してサン
プリングし、第３の動作期に前記第３、第４、第
９、第10のスイツチ手段をオン、前記第１、第
２、第５ないし第８のスイツチ手段をオフするこ
とにより前記第３、第４の電圧サンプルホールド
手段でサンプリングした電圧を前記第２、第１の
差動入力素子にそれぞれ供給して導通制御すると
ともに、このフイードバツクされた信号の差動増
幅出力を前記第１、第２の電圧サンプルホールド
回路に供給してサンプリングし、第４の動作期に
は前記第５ないし第８のスイツチ手段をオン、前
記第１ないし第４および第９、第10のスイツチ手
段をオフすることにより前記第１、第２の電圧サ
ンプルホールド手段でサンプリングした電圧を前
記第２、第１の差動入力素子にそれぞれ供給して
導通制御するとともに、このフイードバツクされ
た信号の差動増幅出力を前記第３、第４の電圧サ
ンプルホールド回路に供給してサンプリングし、
この第３、第４の電圧サンプルホールド回路のサ
ンプリング電圧を差動増幅出力として得ることを
特徴とする差動増幅器。 ５ 前記第１、第２の電圧サンプルホールド手段
は、一方の電極が前記第３、第４のスイツチ手段
にそれぞれ接続され、他方の電極が基準電源に接
続される前記第１、第２のキヤパシタ手段から成
り、前記第３、第４の電圧サンプルホールド手段
は、一方の電極が前記第５、第６のスイツチ手段
にそれぞれ接続され、他方の電極が前記基準電源
に接続される前記第３、第４のキヤパシタ手段か
ら成ることを特徴とする特許請求の範囲第４項記
載の差動増幅器。 ６ 前記電流制御手段は、前記第１ないし第４の
動作期以外の期間において前記第１、第２の差動
入力素子へ供給される電流をカツトオフするもの
であることを特徴とする特許請求の範囲第４項記
載の差動増幅器。 ７ 前記第１ないし第４の動作期を複数回繰返し
てから差動増幅出力を得ることを特徴とする特許
請求の範囲第４項記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6647881A JPS57183108A (en) | 1981-05-01 | 1981-05-01 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6647881A JPS57183108A (en) | 1981-05-01 | 1981-05-01 | Differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183108A JPS57183108A (en) | 1982-11-11 |
| JPS6321361B2 true JPS6321361B2 (ja) | 1988-05-06 |
Family
ID=13316921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6647881A Granted JPS57183108A (en) | 1981-05-01 | 1981-05-01 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57183108A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100807A (ja) * | 1983-11-08 | 1985-06-04 | Nec Corp | 演算増幅器 |
| KR100766383B1 (ko) * | 2006-08-14 | 2007-10-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 증폭 회로 |
-
1981
- 1981-05-01 JP JP6647881A patent/JPS57183108A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57183108A (en) | 1982-11-11 |
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