JPS63208927A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS63208927A JPS63208927A JP4331787A JP4331787A JPS63208927A JP S63208927 A JPS63208927 A JP S63208927A JP 4331787 A JP4331787 A JP 4331787A JP 4331787 A JP4331787 A JP 4331787A JP S63208927 A JPS63208927 A JP S63208927A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- pointer
- memory
- control device
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 49
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ制御装置に関するものである。
従来の技術
従来主記憶の一部の連続した記憶領域を用いてバレルバ
ッファなどを構成スる場合、バッファエンドなどの検出
を行いバッファを管理するために、バッファ内の特定の
番地を指すポインタ変数を設け、バッファの読み書きは
すべてこのボイ／りをもとに行っていた。このときたと
えば、ポインタがバッフ７エンドにきたかどうかはソフ
トウェアで、ポインタの値と、バッフ１エンドの番地の
値を比較することによって調べていた。従って、たとえ
ばバッファに連続的にデータを書き込むような場合には
、ポインタの指し示すバッファの場所にデータを転送し
、ポインタの値を”１”だけ増し、ポインタの示す場所
がバッフ７エンドになったかどうかを、ポインタの値と
、バッファエンドの番地の値を比較的することによって
調べもしバッフ７エンドになっていればポインタの値を
バッファの先頭にもどすなどの処理をする。
ッファなどを構成スる場合、バッファエンドなどの検出
を行いバッファを管理するために、バッファ内の特定の
番地を指すポインタ変数を設け、バッファの読み書きは
すべてこのボイ／りをもとに行っていた。このときたと
えば、ポインタがバッフ７エンドにきたかどうかはソフ
トウェアで、ポインタの値と、バッフ１エンドの番地の
値を比較することによって調べていた。従って、たとえ
ばバッファに連続的にデータを書き込むような場合には
、ポインタの指し示すバッファの場所にデータを転送し
、ポインタの値を”１”だけ増し、ポインタの示す場所
がバッフ７エンドになったかどうかを、ポインタの値と
、バッファエンドの番地の値を比較的することによって
調べもしバッフ７エンドになっていればポインタの値を
バッファの先頭にもどすなどの処理をする。
発明が解決しようりする問題点
このような従来の方法を用いている場合には、ポインタ
の値を更新するたびに、ポインタの示す場所カバッファ
エンドなどの、バッファを管理する上でＭ要な場所であ
るかどうか調べる必要があった。データをバッファに転
送するのに要する時間と、バッファ管理するためにポイ
ンタを調べるのに要する時間を比較すると、後者は前者
と同等あるいは、それ以上であることが一般的であるの
でこのようなバッファの扱いは効率の悪いものになって
いた。
の値を更新するたびに、ポインタの示す場所カバッファ
エンドなどの、バッファを管理する上でＭ要な場所であ
るかどうか調べる必要があった。データをバッファに転
送するのに要する時間と、バッファ管理するためにポイ
ンタを調べるのに要する時間を比較すると、後者は前者
と同等あるいは、それ以上であることが一般的であるの
でこのようなバッファの扱いは効率の悪いものになって
いた。
本発明はかかる点に鑑みてなされたもので、バッファの
エンドなどの検出を割込みによって行えるようにし、ポ
インタを更新するたびに必要になるポインタの値のチェ
ックを不用にすることによシ、効率よくバッフ１を扱え
るメモリ制御装置を得るものである。
エンドなどの検出を割込みによって行えるようにし、ポ
インタを更新するたびに必要になるポインタの値のチェ
ックを不用にすることによシ、効率よくバッフ１を扱え
るメモリ制御装置を得るものである。
問題点を解決するだめの手段
本発明は上記問題点を解決するため、マイクロコンピュ
ータ（ＣＰＵ）の主記憶の一部の連続した記憶領域を用
いてバレルバッファを形成し、このバッファのエンドな
どの特定の番地をアクセスしたことを検出する回路とこ
の回路の出力によってＣＰＵに割込みを発生する回路を
設け、ＣＰＵによってバッファエンドなどの特定の番地
がアクセスされたことによって生じる割込みをきっかけ
にしてバッファをアクセスするポインタなどのバッファ
を管理する諸定数と更新するものである。
ータ（ＣＰＵ）の主記憶の一部の連続した記憶領域を用
いてバレルバッファを形成し、このバッファのエンドな
どの特定の番地をアクセスしたことを検出する回路とこ
の回路の出力によってＣＰＵに割込みを発生する回路を
設け、ＣＰＵによってバッファエンドなどの特定の番地
がアクセスされたことによって生じる割込みをきっかけ
にしてバッファをアクセスするポインタなどのバッファ
を管理する諸定数と更新するものである。
作 用
本発明は上記した構成によシ、ＣＰＵがバッフ７エンド
などのバッファを管理する上で重要な特定の番地をアク
セスしたことが、割込みによって検知され、これをきっ
かけにしてバッファをアクセスするポインタなどのバッ
ファを管理する諸定数全更新することができ、ポインタ
の値を更新するたびのポインタの値のチェックを不用に
でき、効率よいバッファ管理ができる。
などのバッファを管理する上で重要な特定の番地をアク
セスしたことが、割込みによって検知され、これをきっ
かけにしてバッファをアクセスするポインタなどのバッ
ファを管理する諸定数全更新することができ、ポインタ
の値を更新するたびのポインタの値のチェックを不用に
でき、効率よいバッファ管理ができる。
実施例
図は本発明のメモリ制御装置の一実施例を示すブロック
図である。←図において、１はバッフ７エンドの検出回
路であって、比較器１１と、メモリ１２を有する。比較
器１１は、バッファポインタ６の値と、メモリ１２の値
を比較し、両者が一致した時に、割込発生回路２に割込
の発生を要求する。２は割込発生回路であって、バッフ
７工ンド検出回路１の出力１３によって、ＣＰＵ３に対
して割込信号を発生し、同時にＣＰＵ３に対して割込の
要因（バッフ７エンドの検出による割込であること）も
通知する。３はＣＰＵである。４は主記憶でその一部が
バッファ領域４１に使用されている。６はバッフ７ポイ
ンタでＣＰＵが、バッフ７４１のどの番地を読み、ある
いは書くのかを示している。バッフ７ポインタ５は特別
なハードウェアを設けずＣＰＵ３のレジスタや、主記憶
の一部が使用される。この時は比較器への入力端子１４
はアドレスバスとなる。
図である。←図において、１はバッフ７エンドの検出回
路であって、比較器１１と、メモリ１２を有する。比較
器１１は、バッファポインタ６の値と、メモリ１２の値
を比較し、両者が一致した時に、割込発生回路２に割込
の発生を要求する。２は割込発生回路であって、バッフ
７工ンド検出回路１の出力１３によって、ＣＰＵ３に対
して割込信号を発生し、同時にＣＰＵ３に対して割込の
要因（バッフ７エンドの検出による割込であること）も
通知する。３はＣＰＵである。４は主記憶でその一部が
バッファ領域４１に使用されている。６はバッフ７ポイ
ンタでＣＰＵが、バッフ７４１のどの番地を読み、ある
いは書くのかを示している。バッフ７ポインタ５は特別
なハードウェアを設けずＣＰＵ３のレジスタや、主記憶
の一部が使用される。この時は比較器への入力端子１４
はアドレスバスとなる。
発明の効果
以上述べてきたように、本発明によれば、バッフ７エン
ドの検出が割込みによってなされるため、きわめて効率
よくバッファを使用することができ、実用的にきわめて
有用である。
ドの検出が割込みによってなされるため、きわめて効率
よくバッファを使用することができ、実用的にきわめて
有用である。
図は本発明の一実施例のメモリ制御装置のブロック図で
ある。 １・・・・・・バッフ７工ンド検出回路、２・・・・・
・割込発生回路、３・・・・・・ＣＰＵ、４・・・両生
記憶、１１・・川・比較器、１２・・・・・・メモリ、
１３・・・・・・出力端子、１４・・・・・・入力端子
、４１・・・・・・バッフ７領域。
ある。 １・・・・・・バッフ７工ンド検出回路、２・・・・・
・割込発生回路、３・・・・・・ＣＰＵ、４・・・両生
記憶、１１・・川・比較器、１２・・・・・・メモリ、
１３・・・・・・出力端子、１４・・・・・・入力端子
、４１・・・・・・バッフ７領域。
Claims (1)
- マイクロコンピュータの主記憶の一部の連続した記憶領
域を用いてバレルバッファを構成し、前記マイクロコン
ピュータが前記バレルバッファの特定の番地をアクセス
したことを検出する回路を設け、この検出回路の出力に
よって前記マイクロコンピュータに割込みを発生する回
路を設け、前記割込みをきっかけとして前記バレルバッ
ファをアクセスするポインタ等のバッファを管理する諸
変数を更新することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331787A JPS63208927A (ja) | 1987-02-26 | 1987-02-26 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331787A JPS63208927A (ja) | 1987-02-26 | 1987-02-26 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208927A true JPS63208927A (ja) | 1988-08-30 |
Family
ID=12660430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331787A Pending JPS63208927A (ja) | 1987-02-26 | 1987-02-26 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208927A (ja) |
-
1987
- 1987-02-26 JP JP4331787A patent/JPS63208927A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880000299B1 (ko) | 캐쉬장치 | |
| SE7505994L (sv) | Databehandlingsanleggning innefattande enheter for behandling av inmatning/utmatning-instruktioner | |
| JPH01269142A (ja) | 計算機システム | |
| US6374334B1 (en) | Data processing apparatus with a cache controlling device | |
| JPS63208927A (ja) | メモリ制御装置 | |
| GB2037466A (en) | Computer with cache memory | |
| JPH05165761A (ja) | Ｄｍａコントローラ | |
| JPH08272687A (ja) | 入出力キャッシュメモリ | |
| JP2759952B2 (ja) | キャッシュメモリ | |
| JPH03116345A (ja) | データ処理装置 | |
| JP2594567B2 (ja) | メモリアクセス制御装置 | |
| JP2658342B2 (ja) | データ処理装置 | |
| JPH01193961A (ja) | アドレス変換装置 | |
| JP3047992B2 (ja) | 主記憶キー制御方法 | |
| JPH02230347A (ja) | 索引情報の１元化によるデータの読込み方式 | |
| JPH02156351A (ja) | キャッシュメモリ装置 | |
| JPS5856145A (ja) | デ−タ検索方式 | |
| JPH04101272A (ja) | データエレメント検索方法 | |
| JPH0219495B2 (ja) | ||
| JPH0414151A (ja) | ストアバッファ制御方法およびその機構 | |
| JPH01114962A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH058458B2 (ja) | ||
| JPS61183787A (ja) | デ−タ変化検出回路 | |
| JPS63208144A (ja) | キヤツシユ・メモリ制御装置 | |
| JPS6124734B2 (ja) |