JPS63208256A - 電子装置 - Google Patents

電子装置

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JPS63208256A
JPS63208256A JP62040267A JP4026787A JPS63208256A JP S63208256 A JPS63208256 A JP S63208256A JP 62040267 A JP62040267 A JP 62040267A JP 4026787 A JP4026787 A JP 4026787A JP S63208256 A JPS63208256 A JP S63208256A
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JP
Japan
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lead
outer lead
frame
area
electronic device
Prior art date
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Pending
Application number
JP62040267A
Other languages
English (en)
Inventor
Kazuo Shimizu
一男 清水
Akiro Hoshi
星 彰郎
Sumio Okada
澄夫 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to KR1019880001745A priority patent/KR960006710B1/ko
Priority to US07/160,177 priority patent/US4920074A/en
Publication of JPS63208256A publication Critical patent/JPS63208256A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子装置、特に、表面実装型パッケージを備
えている電子装置に関し、例えば、ガル(Gulf)・
ウィング(Wing)形のアウタリードを有する半導体
集積回路装置(以下、ICという。)に利用して有効な
技術に関する。
〔従来の技術〕
表面実装型パッケージを備えているICとして、ガル・
ウィング形のアウタリードを有するものがあり、表面実
装時におけるソルダビリティ−を良くさせるため、この
ガル・ウィンド形アウタリードにはその表面にはんだめ
っき処理が施されている。このめっき処理はリードフレ
ームにパッケージが成形された後に実施される。そして
、このめっき処理後、リードフレームにおけるアウタリ
ードと外枠との接続部が切断され、アウタリードのガル
・ウィング形状が屈曲成形される。
なお、表面実装型パッケージを述べである例としては、
日経マグロウヒル社[マイクロデバイゼスNo、2J昭
和59年6月11日発行 PL48〜P154、がある
〔発明が解決しようとする問題点〕
このようなガル・ウィング形アウタリードを存する表面
実装型パッケージICにおいては、アウタリードと外枠
との接続部についての切断痕にはんだめっき処理が施さ
れていないため、表面実装時に当該切断痕箇所における
ソルダビリティ−が悪くなり、実装後における接続につ
いての信頼性や外観が低下するという問題点があること
が、本発明者によって明らかにされた。
本発明の目的は、表面実装におけるアウタリードのソル
ダビリティ−を向上させることができる電子装置を提供
することにある。
本発明の前記ならびにその池の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
すなわち、表面実装型パッケージを備えている電子装置
において、各リードをそのアウタリードの外枠との接続
部における切断痕面積がアウタリードの断面積よりも小
さくなるように構成したものである。
〔作用〕
前記した手段によれば、アウタリードと外枠との切断痕
の表面面積がアウタリードの断面面積よりも小さく形成
されているため、はんだめっき処理が施されていない切
断痕があっても、表面実装時においてはそれに殆ど影響
されずに済み、はんだ材料が7ウタリードに盛り上がる
なるようになって効果的に付若する。したがって、実装
後におけるはんだ接続についての信頼性や外観の低下は
抑制されることになる。
一方、パッケージの成形時や、はんだめっき処理時にお
いては、リードフレームにおいてアウタリードが外枠と
の接続状態を維持することにより、各リードが剛性等に
ついて適正な状態、および一体性を確保するため、バフ
ケージの成形やめっき処理について所期の性能、並びに
作業性等を確保することができる。
〔実施例〕
第1図は本発明の一実施例であるガル・ウィング形アウ
タリードを有する表面実装型パフケージrcを示す斜視
図、第2図はそれに使用されているリードフレームを示
す平面図、第3図は第2図の■部を示す拡大部分斜視図
、第4図および第5図はその製造途中を示す各模式図、
第6図、第7図および第8図はその作用を説明するため
の各部分斜視図である。
本実施例において、ICIはリードフレーム2を備えて
おり、リードフレーム2はアウタリード成形以前には第
2図に示されているように構成されている。すなわち、
リードフレーム2は中央部に略正方形の空所3が残るよ
うに略放射形状に配設されている複数本のインナリード
4と、各インナリード4にそれぞれ一体的に連設されて
2列に並べられている複数本のアウタリード5と、隣り
合うアウタリード5.5間に架設されているダム6と、
略四角形の枠形状に形成され、その対辺のそれぞれにア
ウタリード5群を連設されている外枠7と、空所3に配
されてこれよりも若干小さめの略正方形の平盤形状に形
成されているタブ8と、外枠7から突設されてクプ8を
吊持しているタブ吊りリード9とを備えている。
各アウタリード5と外枠7との接続部10には切欠部1
1が一対、アウタリード5の両側端辺にそれぞれ配され
て略半円形状に切設されている。
リードフレーム2は打ち抜きプレス加工により形成され
る。そこで、例えば、アウタリード5および外枠7を打
ち抜くプレス金型の刃を切欠部11に対応する所望の形
状に形成させておくことにより、切欠部11はタブ8の
打ち抜き加工と同時に形成される。また、アウタリード
5および外枠7の接続部10にエツチング加工を施して
も切欠部11を形成することができる。
タブ8上には集積回路を作り込まれたペレット12が適
当な手段によりボンディングされており、ペレット12
の電極パッド(図示せず)には各インナリード4との間
にワイヤ13がそれぞれ、ボンディングされている。ペ
レット12の集積回路は電極バッド、ワイヤ13、イン
ナリード4およびアウタリード5を介して電気的に外部
に引き出されるようになっている。
そして、このように構成されてペレット12が搭載され
たリードフレーム2にはパッケージ14が、第4図に示
されているように、トランスファ成形装置15により成
形材料として樹脂を使用して略長方形の平盤形状に一体
成形され、このパッケージ14により前記リードフレー
ム2の一部、ペレット12、ワイヤ13およびタブ8が
非気密封止される。すなわち、タブ8等以外のアウタリ
ード5群はパッケージ14の2側面からそれぞれ突出さ
れている。このパッケージ成形作業中、゛アウタリード
5は接続部10によって外枠7に一体的に連結されてい
るため、屈曲されたり、変形されたりすることはない。
その後、パッケージ14が成形されたリードフレーム2
には予備はんだ被膜17が、第5図に示されているよう
に電解めっき処理装置16を使用することにより、パッ
ケージ14から突出した部分の表面に全体にわたって形
成される。このときも、アウタリード5は外枠7と一体
性を維持しているため、屈曲されたり、変形されたりす
ることはない。
そして、リードフレーム2はアウタリード5と外枠7と
の接続部10.およびダム6をそれぞれ切断されるとと
もに、アウタリード5群をパフケージ14の外部におい
て下方に屈曲され、かつ、水平外方向に屈曲されること
により、第6図に示されているように所謂ガル・ウィン
グ形状に形成される。このとき、アウタリード5と外枠
7との接続部10にはリードフレームの素材が切断痕(
切り口)18として露出するため、この切断痕18の表
面にははんだ被膜17が被着されていないことになる。
しかし、接続部10には切欠部11が形成され、この切
欠部11の表面にははんだ被膜15が被着されているた
め、切断痕18において、はんだ被膜17が被着されて
いない表面の面積はアウタリード5の断面面積に比べて
充分に小さくなっていることになる。
次ぎに、前記のようにして製造されたICIの使用方法
並びに作用を説明する。
第1図に示されているように、IC1は配線基板21上
に、その基板21に配線されて形成された各ランドパッ
ド22に各アウタリード5が整合するように配されて搭
載されるとともに、第8図に示されているようにランド
パッド22とアウタリード5との間をはんだ付は処理さ
れる。このはんだ付は部23により、ICIは配線基板
21に電気的かつ機械的に接続されて表面実装された状
態になる。
ところで、第7図に示されているように、アウタリード
の先端部における外枠との切断痕18゛の面積がアウタ
リードの断面面積と等しくなっていた場合、この切断痕
18゛にははんだめっき被膜17が被着されていないた
め、ランドパッド22からのはんだ材料の吸い上がりが
悪く、切断痕18°にはんだ付は部23°が部分的に形
成されないことがある。
このように、はんだ付は部がアウタリード先端部におい
て全体にわたって適正に形成されない場合、実装後にお
けるはんだ付は部23°が部分的に欠損された形態にな
るため、外観が悪くなるばかりでなく、電気的かつ機械
的接続性能の低下が招来される。
しかし、本実施例においては、アウタリード5における
外枠7との切断痕18の面積はアウタリード5の断面面
積よりも小さく構成されているため、はんだ被膜17が
被着されていないにもかかわらず、第8図に示されてい
るように、はんだ付は部23が全体にわたって均一に形
成されることになる。すなわち、切断痕18の両脇に切
設された切欠部11の表面にははんだめっき被膜17が
それぞれ形成されているため、はんだ材料はその表面に
効果的に吸い上がって表面張力で肥大化し、狭い切断痕
18を跨いで両脇から互いに架橋することになる。
前記実施例によれば次の効果が得られる。
[11アウタリードの外枠との切断痕の面積をアウタリ
ードの断面面積よりも小さく形成することにより、表面
実装時にランドパッドとの間でアウタリード先端部には
んだ付は部を広い範囲に形成させることができるため、
表面実装後における接続の信頼性や外観性能を高めるこ
とができる。
+2)パッケージの成形時およびはんだめっき処理時に
おいて、アウタリードは外枠に接続部によって連結され
ているため、一体性および剛性を維持することになり、
生産性ないしは作業性の低下を回避することができる。
(3)  リードフレームに切欠部を切設しておくこと
により、切断痕の面積をアウタリードの断面面積よりも
小さく形成することができるため、生産性ないしは作業
性の低下を招くことはなく、表面実装時におけるソルダ
ビリティ−を高めることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、切欠部は半円形状のものをアウタリードの両側
端辺にそれぞれ配して構成するに限らず、第9図、第1
0図および第11図に示されているように構成してもよ
い。
第9図において、アウタリード5と外枠7との間にはス
リット形状の切欠部11Aがアウタリード5の片側に接
続部10Aを残すように切設されている。
第10図において、アウタリード5と外枠7との間には
円形透孔形状の切欠部11Bがアウタリード5の両側に
接続部10Bを残すように切設されている。
第11図において、アウタリード5と外枠7との間には
アウタリード5の厚さ方向中央部に接続部10Cを残す
ように切設されている。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるガル・ウィング形リ
ードを有する表面実装型パッケージICに適用した場合
について説明したが、それに限定されるものではなく、
Jベント形リードやビーム形リードを有する表面実装型
ICや、その他の表面実装型の電子装置全般に適用する
ことができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
アウタリードの外枠との切断痕の面積をアウタリードの
断面面積よりも小さく形成することにより、表面実装時
にランドパッドとの間でアウタリード先端部にはんだ付
は部を広い範囲に形成させることができるため、表面実
装後における接続の信頼性や外観性能を高めることがで
きる。
【図面の簡単な説明】
第1図は本発明の一実施例であるガル・ウィング形アウ
タリードを有する表面実装型パッケージICを示す斜視
図、 第2図はそれに使用されているリードフレームを示す平
面図、 第3図は第2図の■部を示す拡大部分斜視図、第4図お
よび第5図はその製造途中を示す各模式図、 第6図、第7図および第8図はその作用を説明するため
の各部分斜視図、 第9図、第10図および第11図は変形例を示す各拡大
部分斜視図である。 1・・・IC(電子装置)、2・・・リードフレーム、
3・・・空所、4・・・インナリード、5・・・アウタ
リード、6・・・ダム、7・・・外枠、8・・・タブ、
9・・・タブ吊りリード、10、IOA、IOB、IO
C・・・接続部、11、IIA、IIB、IIC・・・
切欠部、12・・・ペレット、13・・・ボンディング
ワイヤ、14・・・パッケージ、15・・・トランスフ
ァ成形装置、16・・・電解めっき処理装置、17・・
・はんだめっき被膜、18・・・切断痕、21・・・配
線基板、22・・・ランドパッド、23・・・はんだ付
は部。 第  1  図 第  4  図 第  6  図 第  7  図       第  8  図第  9
  図      第 l o 7第  11  図 
        /θB/lL+

Claims (1)

  1. 【特許請求の範囲】 1、表面実装型パッケージを備えている電子装置であっ
    て、各リードがそのアウタリードの外枠との接続部にお
    ける切断痕面積がアウタリードの断面面積よりも小さく
    なるように構成されていることを特徴とする電子装置。 2、各リードが、そのアウタリードと外枠との接続部に
    切欠部が設けられたリードフレームを用いて構成されて
    いることを特徴とする特許請求の範囲第1項記載の電子
    装置。 3、切欠部が、アウタリードの両側端辺にそれぞれ配設
    されていることを特徴とする特許請求の範囲第2項記載
    の電子装置。 4、切欠部が、アウタリードの片側端辺に配設されてい
    ることを特徴とする特許請求の範囲第2項記載の電子装
    置。 5、切欠部が、アウタリードの中央部に配設されている
    ことを特徴とする特許請求の範囲第2項記載の電子装置
    。 6、切欠部が、アウタリードの表浦面の少なくとも一方
    に配設されていることを特徴とする特許請求の範囲第2
    項記載の電子装置。
JP62040267A 1987-02-25 1987-02-25 電子装置 Pending JPS63208256A (ja)

Priority Applications (3)

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JP62040267A JPS63208256A (ja) 1987-02-25 1987-02-25 電子装置
KR1019880001745A KR960006710B1 (ko) 1987-02-25 1988-02-19 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
US07/160,177 US4920074A (en) 1987-02-25 1988-02-25 Surface mount plastic package semiconductor integrated circuit, manufacturing method thereof, as well as mounting method and mounted structure thereof

Applications Claiming Priority (1)

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