JPS63208142A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 返」し１号 本発明は情報処理装置に関し、特にマイクロプログラム
により読出し書込み可能な、小容量のランダムアクセス
メモリ（以下ＲＡＭとする）を搭載する情報処理装置に
関する。

ｉλ反皿 従来、この種の情報処理装置は、小容量のＲＡＭと、こ
のＲＡＭに書込む情報を保持するレジスタと、このＲＡ
Ｍのアドレスを保持するアドレスレジスタとにより構成
され、アドレスレジスタの指示するＲＡＭのアドレスに
、レジスタが保持している情報がそのまま書込まれてい
た。

このような従来の情報処理装置では、アドレスレジスタ
の指示するＲＡＭのアドレスに、レジスタが保持してい
る情報がそのまま書込まれているので、ＲＡＭに書込む
情報が情報処理装置の動作モードなどにより修飾される
場合には、修飾される情報のみを必要とし、もとの情報
は不要であるにもかかわらず、動作モードなどにより修
飾される数だけＲＡＭの容９が必要とされ、ＲＡＭの使
用効率を低下させてしまうという欠点がある。

また、マイクロプログラムがＲＡＭに対して動作モード
などにより修飾される情報の読出し書込みを行おうとし
た場合には、マイクロプログラムは動作モードなど修飾
条件を判断し、ＲＡＭのアドレスを決定したのちでなけ
れば読出し書込みを行うことができないこととなり、性
能を低下させる要因になるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ＲＡＭの各車を小さくすることができ、
マイクロプログラムのステップ数を削減し、性能を向上
させることができる情報処理装置の提供を目的とする。

発明の構成 本発明による情報処理装置は、読出し占込み自在の記憶
手段と、前記記憶手段に書込むための書込み情報を一時
格納する格納手段と、前記記憶手段に供給されるアドレ
スを一時格納するアドレス格納手段とを有する情報処理
装置であって、前記アドレス格納手段に格納されたアド
レスをデコードして前記書込み情報のｒｉ篩のための修
飾情報と前記修飾のための演算指示とを出力するデコー
ダと、前記デコーダからの前記演算指示に基づいて前記
書込み情報と前記修飾情報との演算を行う演算手段とを
設け、前記演算手段からの演算結果を前記アドレス格納
手段に格納された前記アドレスで指定される前記記憶手
段の番地に書込むようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、小容岱のランダムアク
セスメモリ（以下ＲＡＭとする）１と、レジスタ２と、
アドレスレジスタ３と、デコーダ４と、演算回路５とか
ら構成されている。

ＲＡＭ１は５１２ワード（１ワードは３２ビツトとする
）で構成されており、マイクロプログラムが読出し青込
みを行うことが可能なＲＡＭである。レジスタ２は入力
線１０を介して入力されたＲＡＭ１に書込もうとする情
報を保持する３２ピツ］〜構成のレジスタである。アド
レスレジスタ３は信号線１１を介して入力されたＲＡＭ
１の読出し書込みを行うアドレスを保持するレジスタで
あり、８ビツトで構成されている。

このレジスタ２およびアドレスレジスタ３はハードウェ
ア制御のみならず、マイクロプログラムによっても制御
可能となっている。

デコーダ４は情報処理装置の動作モードによって有効か
無効かが制御され、アドレスレジスタ３の保持するＲＡ
Ｍ１のアドレスをデコードして、第２図に示すような、
このアドレスに対応するデータと演算指示とを出力する
よう構成されている。

演算回路５はレジスタ２の保持するＲＡＭ１に書込もう
とする情報と、デコーダ４から出力されレジスタ２の保
持する情報を修飾するためのデータとを入力とし、デコ
ーダ４から出力される演算指示に基づく演算を行い、こ
の演算結果をＲＡＭ１に書込む。

この演算回路５の出力がアドレスレジスタ３の保持する
ＲＡＭＩのアドレスに書込まれる。

第２図は第１図のデコーダ４への入力に対する出力の内
容を示す図である。図において、デコーダ４は信号線１
２．１３を介して夫々入力されたアドレスおよび動作モ
ードの内容に従って、信号線１５．１６を谷して夫々デ
ータおよび演算指示の内容を演算回路５に出力する。

第３図は本発明の一実施例の動作を説明するための図で
ある。図においては各々のケース毎にレジスタ２とアド
レスレジスタ３とに夫々格納される内容を示している。

次に、第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

ケース１においては、レジスタ２に１６進の”　０００
０２１００”　（”　”は１６進数を表す）が保持され
ており、このデータは信号線１４を介して演算回路５に
入力される。このとき、アドレスレジスタ３には１６進
数の’ｏｏ”のアドレスが保持されており、このアドレ
スは信号線１２を介してＲＡＭｌに入力されて書込みア
ドレスを指示するとともに、デコーダ４にデコードを行
うためのアドレスとして供給される。

デコーダ４は信号線１２を介して供給された１１００１
１のアドレスと、信号線１３を介して供給される情報処
理装置の動作モードである２進のＯ′（“′は２進数を
表す）との入力により、第２図に示すような内容に基づ
いてデコードを行う。

情報処理装置の動作モードが２進数の“Ｏ′であること
により、信号線１２を介して供給されるアドレスレジス
タ３からのアドレスに無関係に、デコーダ４からは信号
線１５を介して１６進のｏｏｏｏｏｏｏｏ”が演算回路
５に出力されるとともに、信号線１６を介して演算回路
５に「論理和」の演算指示が送出される。

演算回路５は信号線１４を介して供給される１６進の“
００００２１００”と、信号線１５を、介して供給され
る１６進の“’　ｏｏｏｏｏｏｏｏ”とを信号線１６を
介して指示される「論理和」の演算指示により論理和演
算して、その演算結果を信号線１７を介してＲＡＭ１に
出力する。信号線１７を介して入力される演算結果がア
ドレスレジスタ３で保持されるＲＡＭ１のアドレスに書
込まれる。

つまり、このケース１のように情報処１１Ｎ！装置の動
作モードが２進の０′である場合には、レジスタ２に保
持されている情報がアドレスレジスタ３で保持されたＲ
ＡＭＩのアドレスにそのまま書込まれる。

ケース２においては、レジスタ２に１６進の”　０００
０２１００”が保持されており、このデータは信号線１
４を介して演算回路５に入力される。アドレスレジスタ
３には１６進の°’ｏｏ”のアドレスが保持されており
、このアドレスは信号線１２を介してＲＡＭ１に入力さ
れて書込みアドレスを指示するとともに、デコーダ４に
デコードを行うためのアドレスとして供給される。

デコーダ４は信号線１２を介して供給される１６進の°
“００″のアドレスと、信号線１３を介して供給される
情報処理装置の動作モードである２進の１′との入力に
より、第２図に示すような内容に基づいてデコードを行
う。

情報処理装置の動作モードが２進の１′であることによ
り、信号線１２を介して供給される１６進の’ｏｏ”の
アドレスがデコード情報として有意となり、デコーダ４
からは信号線１５を介して１６進の“７ＦＦＦＥＯＯＯ
”が演算回路５に出力されるとともに、信号線１６を介
して演算回路５に「論理積」の演算指示が送出される。

演算回路５は信号線１４を介して供給される１６進の“
００００２１０Ｇ”と信号線１５を介して供給される１
６進の７ＦＦＦＥＯＯＯ”とを、信号線１６を介して指
示される「論理積」の演算指示により論理積演算してそ
の演算結果を信号線１７を介してＲＡＭＩに出力する。

信号線１７を介して入力される演算結果がアドレスレジ
スタ３で保持されるＲＡＭ１のアドレスに書込まれる。

つまり、ＲＡＭＩのアドレス“００′°に１６進の“０
０００２００Ｇ”という演算結果が書込まれる。

ケース３においては、レジスタ２に１６進の“ＦＦＦＦ
ＦＯＯＧ”が保持されておりこのデータは信号線１４を
介して演算回路５に入力される。アドレスレジスタ３に
は１６進の“０１″のアドレスが保持されており、この
アドレスは信号線１２を介してＲＡＭＩに入力されて８
込みアドレスを指示するとともに、デコーダ４にデコー
ドを行うためのアドレスとして供給される。

デコーダ４は信号線１２を介して供給される１６進の０
１°′のアドレスと、信号線１３を介して供給される情
報処理装置の動作モードである２進の１′とを、第２図
に示すような内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の“１゛であることに
より、信号線１２を介して供給される１６進の“０１″
のアドレスがデコード情報として有意となり、信号１１
５を介して１６進の“”　０００００８００パが演算回
路５に出力されるとともに、信号線１６を介して演算回
路５に「論理和」の演ｎ指示が送出される。

演算回路５は信号ａ１４を介して供給される１６進の“
”　ＦＦＦＦＦＯＯＯ”と、信号線１５を介して供給さ
れる１６進の’　０００００８００”とを、信号線１６
を介して指示される「論理和」の演算指示により論理和
演算して、その演算結果を信号線１７を介してＲＡＭ１
に出力する。信号線１７を介して入力される演算結果が
アドレスレジスタ３で保持されるＲＡＭ１のアドレスに
書込まれる。

つまり、ＲＡ　Ｍ　１のアドレス“０１″に１６進の”
　ＦｒｒＦＦ８００”という演口結果が書込まれる。

ケース４においては、レジスタ２に１６進の”　０３Ｆ
ｒＣ２００”が保持されており、このデータは信号線１
４を介して演算回路５に入力される。アドレスレジスタ
３には１６准の’０２”のアドレスが保持されており、
このアドレスは信号線１２を介してＲＡＭ１に人力され
て書込みアドレスを指示するとともに、デコーダ４にデ
コードを行うためのアドレスとして供給される。

デコーダ４は信号線１２を介して供給された１６進の“
’０２”のアドレスと、信号線１３を介して供給される
情報処理装置の動作モードである２進の１゛とを、第２
図に示すような内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の１′であることによ
り、信号線１２を介して供給される１６進の０２″のア
ドレスがデコード情報として有意となり、信号線１５を
介して１６進の’　００００１０００″が演算回路５に
出力されるとともに、信号線１６を介して演算回路５に
「算術加算」の演算指示が送出される。

演ｎ回路５は信号線１４を介して供給される１６進の’
　０３ＦＦＣ２００”と、信号線１５を介して供給され
る１６進の’　００００１０００”とを、信号線１６を
介して指示される「算術加算」の演算指示により算術加
算演咋して、その演算結果を信号線１７を介してＲＡＭ
１に出力する。信号線１７を介して入力される演算結果
はアドレスレジスタ３で保持されるＲＡＭＩのアドレス
に書込まれる。

つまり、ＲＡＭＩのアドレス゛’０２”に１６進の”　
０３ＦＦＤ２００”という演算結果が書込まれる。

ケース５においては、レジスタ２に１６進の”　０３Ｆ
ＯＯＯＯＯ”が保持されており、このデータは信号線１
４を介して演算回路５に入力される。アドレスレジスタ
３には１６進の’０３”のアドレスが保持されており、
このアドレスは信号線１２を介してＲＡＭ１に入力され
て書込みアドレスを指示するとともに、デコーダ４にデ
コードを行うためのアドレスとして供給される。

デコーダ４は信号線１２を介して供給される１６進の’
０３”のアドレスと、信号線１３を介して供給される情
報処理装置の動作モードである２進の１′とを、第２図
に示すような内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の１′であることによ
り、信号線１２を介して供給される１６進の’０３”の
アドレスがデコード情報として有意となり、信号線１５
を介して１６進の″“ｏｏｏｏｏ。

ＯＯ“が演算回路５に出力されるとともに、信号線１６
を介して演算回路５に「論理和」の演算指示が送出され
る。

演算回路５は信号線１４を介して供給される１６進の“
０３ＦＯＯＯＯＯ”と、信号線１５を介して供給される
１６進の’　ｏｏｏｏｏｏｏｏ”とを、信号線１６を介
して指示される「論理和」の演算指示により論理和演算
して、その演算結果を信号線１７を介してＲＡＭ１に出
力する。信号線１７を介して入力される演算結果がアド
レスレジスタ３で保持されるＲＡＭ１のアドレスに書込
まれる。

つまり、ＲＡＭＩのアドレス“”０３”に１６進の”　
０３ＦＯＯＯＯＯ”という演算結果が書込まれる。

このように、アドレスレジスタ３に保持されたアドレス
をデコーダ４でデコードし、このデコーダ４からのＲＡ
ＭＩへの書込み情報を修飾するための修飾情報と、この
修飾のための演算指示とにより演算回路５で演算を行い
、その演算結果をアドレスレジスタ３に保持されたアド
レスで指定されるＲＡＭ１の番地に書込むようにするこ
とによって、ＲＡＭ１への書込み情報が情報処理装置の
動作モードなどにより修飾される場合に、同一情報を動
作モードなどにより修飾される数だけ持つ必要がなくな
り、唯一の情報（演算結果）だけを格納すればよいこと
となるので、ＲＡＭＩの容量を小さくすることができる
。

また、動作モードなどにより修飾される情報がＲＡＭＩ
内に唯一の情報となることにより、マイクロプログラム
は読出し８込みを行う場合、動作モードを判断してＲＡ
Ｍ１のアドレスを決定する必要がなくなるので、マイク
ロプログラムのステップ数を削減することができ、性能
を向上させることができる。

尚、本発明の一実施例では情報処理装置の動作モードを
デコーダ４において有効性の確認信号として用いたが、
この動作モードを入力データの一部（たとえば、アドレ
スの上位に付加する）とみなして活用することも可能で
あることは明白−である。

発明の詳細 な説明したように本発明によれば、ＲＡＭに供給される
アドレスをデコードして、ＲＡＭへの書込み情報の修飾
のための修飾情報と演算指示とを得て、この演算指示に
基づいた書込み情報と修飾情報との演算結果をＲＡＭの
当該アドレスに書込むようにすることによって、ＲＡＭ
の容量を小さくすることができ、マイクロプログラムの
ステップ数を削減し、性能を向上させることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のデコーダにおける入力の内容に対する出力の内
容を示す図、第３図は本発明の一実施例の動作を説明す
るための図である。 主要部分の符号の説明 １・・・・・・ＲＡＭ ４・・・・・・デコーダ ５・・・・・・演算回路

Claims (1)

【特許請求の範囲】
1. 読出し書込み自在の記憶手段と、前記記憶手段に書込む
   ための書込み情報を一時格納する格納手段と、前記記憶
   手段に供給されるアドレスを一時格納するアドレス格納
   手段とを有する情報処理装置であつて、前記アドレス格
   納手段に格納されたアドレスをデコードして前記書込み
   情報の修飾のための修飾情報と前記修飾のための演算指
   示とを出力するデコーダと、前記デコーダからの前記演
   算指示に基づいて前記書込み情報と前記修飾情報との演
   算を行う演算手段とを設け、前記演算手段からの演算結
   果を前記アドレス格納手段に格納された前記アドレスで
   指定される前記記憶手段の番地に書込むようにしたこと
   を特徴とする情報処理装置。