JPS63200683A - ビデオテ−プレコ−ダ - Google Patents
ビデオテ−プレコ−ダInfo
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- JPS63200683A JPS63200683A JP62032496A JP3249687A JPS63200683A JP S63200683 A JPS63200683 A JP S63200683A JP 62032496 A JP62032496 A JP 62032496A JP 3249687 A JP3249687 A JP 3249687A JP S63200683 A JPS63200683 A JP S63200683A
- Authority
- JP
- Japan
- Prior art keywords
- video signal
- signal
- memory
- video
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 46
- 238000006243 chemical reaction Methods 0.000 description 16
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000000926 separation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は2台のビデオカメラを使って相異なる2つの
場所を監視し、記録するのに適したビデ、オテープレコ
ーダ(以下、VTRと記す)に関する。
場所を監視し、記録するのに適したビデ、オテープレコ
ーダ(以下、VTRと記す)に関する。
(従来の技術)
2台のビデオカメラを使って相異なる2つの場所を監視
し記録するには一2台のVTRが必要である。
し記録するには一2台のVTRが必要である。
しかし、2台のVTRを用意することは、機材の増加等
の面で問題がある。
の面で問題がある。
(発明が解決しようとする問題点)
以上述べたように従来は、2台のビデオカメラを使って
相異なる2つの場所を監視し、記録するには、2台のV
TRが必要であるという問題があった。
相異なる2つの場所を監視し、記録するには、2台のV
TRが必要であるという問題があった。
そこでこの発明は、1台で2台のビデオカメラの撮影出
力を記録可能なVTRを提供することを目的とする。
力を記録可能なVTRを提供することを目的とする。
(問題点を解決するための手段)
この発明は、上述したような記録を行う場合、実時間の
冗長な記録は必ずしも必要ではなく、むしろタイムラプ
スした間欠的な記録であった方が好ましい点に着目し、
第1の映像信号が格納される2つのメモリと、この映像
信号を1フィールドおきに上記2つのメモリに交互に書
き込む手段と、この手段によってアクセスされていない
メモリからW、2の映像信号に同期して第1の映像信号
を読み出す手段と、この読出し出力と第2の映像信号と
をこの信号に同期して1フィールドおきに交互に選択す
る手段とを設けるようにしたものである。
冗長な記録は必ずしも必要ではなく、むしろタイムラプ
スした間欠的な記録であった方が好ましい点に着目し、
第1の映像信号が格納される2つのメモリと、この映像
信号を1フィールドおきに上記2つのメモリに交互に書
き込む手段と、この手段によってアクセスされていない
メモリからW、2の映像信号に同期して第1の映像信号
を読み出す手段と、この読出し出力と第2の映像信号と
をこの信号に同期して1フィールドおきに交互に選択す
る手段とを設けるようにしたものである。
(作用)
上記構成によれば、第1の映像信号は1フィールドおき
に2つのメモリに交互に書き込まれる。
に2つのメモリに交互に書き込まれる。
このとき、書き込みがなされていないメモリでは、第2
の映像信号に同期して第1の映像信号が読み出される。
の映像信号に同期して第1の映像信号が読み出される。
したがって、この読み出し出力と第2の映像信号を交互
に選択すれば、互いに同期した第1.第2の映像信号が
1フィールドおきに交互に存在する映像信号が得られる
。
に選択すれば、互いに同期した第1.第2の映像信号が
1フィールドおきに交互に存在する映像信号が得られる
。
(実施例)
以下、図面を参照してこの発明の一実施例を詳細に説明
する。
する。
第1図はこの発明の一実施例の構成を示す回路図である
。
。
第1図において、第1の映像信号■1はフラング回路1
1で所定の直流レベルにクランプされる。
1で所定の直流レベルにクランプされる。
このクランプ出力はアナログ/デジタル変換回路(以下
、A/D変換回路と記す)12でデジタル信号に変換さ
れる。この変換出力はスイッチ13あるいは14を介し
て第1のメモリ17あるいは第2のメモリ18に書き込
まれる。一方、このメモリ17あるいは18から読み出
された映像信号Vノはそれぞれスイッチ13あるいは1
4を介してデジタル/アナログ変換回路(以下、D/A
変換回路と記す)19に供給され、アナログ信号に変換
される。この変換出力はロウパスフィルタ20を介して
スイッチ2ノに与えられる。このスイッチ21には、さ
らに第1の映像信号■1とは信号源が異なる第2の映像
信号■2が与えられる。
、A/D変換回路と記す)12でデジタル信号に変換さ
れる。この変換出力はスイッチ13あるいは14を介し
て第1のメモリ17あるいは第2のメモリ18に書き込
まれる。一方、このメモリ17あるいは18から読み出
された映像信号Vノはそれぞれスイッチ13あるいは1
4を介してデジタル/アナログ変換回路(以下、D/A
変換回路と記す)19に供給され、アナログ信号に変換
される。この変換出力はロウパスフィルタ20を介して
スイッチ2ノに与えられる。このスイッチ21には、さ
らに第1の映像信号■1とは信号源が異なる第2の映像
信号■2が与えられる。
スイッチ21は両信号VJ、V2を択一的に選択し、ス
イッチ22に与える。スイッチ22はヘッドスイッチン
グパルス(8WP )に従って入力信号を回転ヘッド2
3,24に振シ分け、磁気テニプ25に記録する。
イッチ22に与える。スイッチ22はヘッドスイッチン
グパルス(8WP )に従って入力信号を回転ヘッド2
3,24に振シ分け、磁気テニプ25に記録する。
上記メモリ17.18のリードアドレスを指定するアド
レスデータはリードアドレスカウンタ26のカウント出
力として与えられ、スイッチ15あるいは16を介して
メモリ17あるいは18に供給される。同様に、ライト
アドレスを指定するアドレスデータはライトアドレスカ
ウンタ27のカウント出力として与えられ、スイッチ1
5あるいは16を介してメモリ17あるいは18に供給
される。
レスデータはリードアドレスカウンタ26のカウント出
力として与えられ、スイッチ15あるいは16を介して
メモリ17あるいは18に供給される。同様に、ライト
アドレスを指定するアドレスデータはライトアドレスカ
ウンタ27のカウント出力として与えられ、スイッチ1
5あるいは16を介してメモリ17あるいは18に供給
される。
スイッチ13〜16は互いに連動し、制御信号C1のレ
ベルに応じて接続状態が切シ換えられる。
ベルに応じて接続状態が切シ換えられる。
すなわち、制御信号C1がロウレベルLの場合は、A/
D変換回路12の変換出力がスイッチ13を介してメモ
リ17に与えられ、スイッチ15を介して与えられるラ
イトアドレスカウンタ27のカラント出力によって指定
されるアドレスに書き込まれる。また、リードアドレス
カウンタ26のカウント出力はスイッチ16を介してメ
モリ18に与えられ、これによって指定されるアドレス
から読み出された映像信号V1はスイッチ14を介して
D/A変換回路19に与えられる。
D変換回路12の変換出力がスイッチ13を介してメモ
リ17に与えられ、スイッチ15を介して与えられるラ
イトアドレスカウンタ27のカラント出力によって指定
されるアドレスに書き込まれる。また、リードアドレス
カウンタ26のカウント出力はスイッチ16を介してメ
モリ18に与えられ、これによって指定されるアドレス
から読み出された映像信号V1はスイッチ14を介して
D/A変換回路19に与えられる。
制御信号C1がハイレベルHの場合は、逆にメモリ17
で読出しがなされ、メモリ18で書込みがなされる。
で読出しがなされ、メモリ18で書込みがなされる。
スイッチ13〜16の制御は映像信号■2に同期してな
される。すなわち、映像信号v2は同期分離回路28に
供給され、垂直同期信号VDの分離がなされる。この垂
直同期信号VDは2つの1/2分周回路29.30によ
って1/4分周され、制御信号C1としてスイッチ13
〜16に供給される。
される。すなわち、映像信号v2は同期分離回路28に
供給され、垂直同期信号VDの分離がなされる。この垂
直同期信号VDは2つの1/2分周回路29.30によ
って1/4分周され、制御信号C1としてスイッチ13
〜16に供給される。
リードアドレスカウンタ26は映像信号V2に同期して
リセットされる。リセット信号RR8Tは同期信号分離
回路28から出力される垂直同期信号VDとその1/2
分周出力とをオア回路31に通すことにより、作られる
。
リセットされる。リセット信号RR8Tは同期信号分離
回路28から出力される垂直同期信号VDとその1/2
分周出力とをオア回路31に通すことにより、作られる
。
一方、ライトアドレスカウンタ27は、映像信号■1に
同期してリセットされる。この場合も、同期分離回路3
2.1/2分周回路33、オア回路34を使ってカウン
タ27のリセット信号WRITが作られる。
同期してリセットされる。この場合も、同期分離回路3
2.1/2分周回路33、オア回路34を使ってカウン
タ27のリセット信号WRITが作られる。
アドレスカウンタ26.27のカウント用クロックCL
Kは例えば映像信号v2に同期して作られる。すなわち
、映像信号■2はバンドパスフィルタ35に供給され、
周波数fso(=3.58MHz)の搬送色信号成分が
抽出される。この搬送色信号成分と位相比較器36及び
電圧制御発振回路32を備えたフェイズロックドループ
回路の出力信号とを位相比較することによシ、周波数f
80のクロックが作られる。そして、このクロックを3
逓倍回路38にて3逓倍することによシアドレスカウン
タ26.27のカウント用クロックCLKが作られる。
Kは例えば映像信号v2に同期して作られる。すなわち
、映像信号■2はバンドパスフィルタ35に供給され、
周波数fso(=3.58MHz)の搬送色信号成分が
抽出される。この搬送色信号成分と位相比較器36及び
電圧制御発振回路32を備えたフェイズロックドループ
回路の出力信号とを位相比較することによシ、周波数f
80のクロックが作られる。そして、このクロックを3
逓倍回路38にて3逓倍することによシアドレスカウン
タ26.27のカウント用クロックCLKが作られる。
なお、上記同期分離回路28は分離した水平同期信号を
遅延させてバースト信号の存在期間を示すバーストフラ
グBFを出力する。そして、仁のバーストフラグBPに
よってスイッチ39のオン、オフを制御することによシ
、バースト期間のみフェイズロックドループ回路におい
て位相比較がなされるようになつている。
遅延させてバースト信号の存在期間を示すバーストフラ
グBFを出力する。そして、仁のバーストフラグBPに
よってスイッチ39のオン、オフを制御することによシ
、バースト期間のみフェイズロックドループ回路におい
て位相比較がなされるようになつている。
スイッチ21は、上記映像信号V2に同期し、この映像
信号■2の1フイ一ルド周期で接続状態が切シ換えられ
る。すガわち、このスイッチ21は上記1/2分周回路
29の出力を制御信号C2とし、それがロウレベルLの
期間は映像信号■2を選択し、ハイレベルHの期間は映
像信号■1の読み出し出力を選択する。
信号■2の1フイ一ルド周期で接続状態が切シ換えられ
る。すガわち、このスイッチ21は上記1/2分周回路
29の出力を制御信号C2とし、それがロウレベルLの
期間は映像信号■2を選択し、ハイレベルHの期間は映
像信号■1の読み出し出力を選択する。
以上第1図の回路の全体的な構成を説明したが、次に、
第2図のタイミングチャートを参照しながら動作を説明
する。
第2図のタイミングチャートを参照しながら動作を説明
する。
まず、映像信号■1をメモリ17.18に書き込む動作
を説明する。
を説明する。
スイッチ13〜16の制御信号C1は、第2図に示すよ
うに、映像信号■2に同期した2フレ一ム周期のパルス
信号である。この制御信号C1がロウレベルLの期間、
A/D変換回路12がら出力される映像信号■1はスイ
ッチ13を通してメモリ17に与えられる。また、ライ
トアドレスカウンタ27から出力されるライトアドレス
指定データは、スイッチ15を通してメモリ17に与え
られる。したがって、映像信号■1は、メモリ17に書
き込まれる。この場合、アドレスカウンタ27は、第2
図に示すように、映像信号y1に同期したリセット信号
WRITによってリセットされる。したがって、映像信
号V1は、その先頭部がメモリ17の先頭アドレスに位
置するように順に書き込まれる。また、制御信号Cノの
ロウレベルL期間は、第2図に示す如く、1フレームに
わたり、またカウンタ27のリセット周期は1フレ一ム
周期であるものの、メモリ17の配憶容量は1フイ一ル
ド分しかないので、メモリ17には、1フイ一ルド分の
映像信号VJLか記憶されない。
うに、映像信号■2に同期した2フレ一ム周期のパルス
信号である。この制御信号C1がロウレベルLの期間、
A/D変換回路12がら出力される映像信号■1はスイ
ッチ13を通してメモリ17に与えられる。また、ライ
トアドレスカウンタ27から出力されるライトアドレス
指定データは、スイッチ15を通してメモリ17に与え
られる。したがって、映像信号■1は、メモリ17に書
き込まれる。この場合、アドレスカウンタ27は、第2
図に示すように、映像信号y1に同期したリセット信号
WRITによってリセットされる。したがって、映像信
号V1は、その先頭部がメモリ17の先頭アドレスに位
置するように順に書き込まれる。また、制御信号Cノの
ロウレベルL期間は、第2図に示す如く、1フレームに
わたり、またカウンタ27のリセット周期は1フレ一ム
周期であるものの、メモリ17の配憶容量は1フイ一ル
ド分しかないので、メモリ17には、1フイ一ルド分の
映像信号VJLか記憶されない。
制御信号C2がハイレベルHの期間−は、映像信号V1
がメモリ18に書き込まれる点を除けば、上述したロウ
レベルLの期間の動作と同じなので説明を省略する。
がメモリ18に書き込まれる点を除けば、上述したロウ
レベルLの期間の動作と同じなので説明を省略する。
以上述べたように、この実施例の書き込み動作において
は、1フィールドおきに映像信号■1がメモリl’l、
1gに交互に書き込まれる。
は、1フィールドおきに映像信号■1がメモリl’l、
1gに交互に書き込まれる。
次にメモIJ 17 、1 Bから映像信号を読み出す
動作を説明する。
動作を説明する。
制御信号C1がロウレベルLの期間、リードアドレスカ
ウンタ26から出力されるリードアドレス指定データは
、スイッチ15を介してメそり17に与えられる。この
アドレスデータによって指足されるアドレスから読み出
された映像信号■1は、スイッチ13を介してD/A変
換器19に与えられ、アナログ信号化される。この場合
、アドレスカウンタ26のカウント動作は映像信号■2
に同期しているので、メモリ17から読み出される映像
信号■1も第2図に示す如く映像信号■2に同期してい
る。したがって、スイッチ21からは、第2図に示す如
く、映像信号■1と映像信号■2とが1フィールドおき
に交互に配置された映像信号v3が得られる。
ウンタ26から出力されるリードアドレス指定データは
、スイッチ15を介してメそり17に与えられる。この
アドレスデータによって指足されるアドレスから読み出
された映像信号■1は、スイッチ13を介してD/A変
換器19に与えられ、アナログ信号化される。この場合
、アドレスカウンタ26のカウント動作は映像信号■2
に同期しているので、メモリ17から読み出される映像
信号■1も第2図に示す如く映像信号■2に同期してい
る。したがって、スイッチ21からは、第2図に示す如
く、映像信号■1と映像信号■2とが1フィールドおき
に交互に配置された映像信号v3が得られる。
制御信号CIがハイレベルHの期間は、メモリ18から
映像信号v1が読み出される点を除けば、上述したロウ
レベルL期間の動作と同じなので省略する。
映像信号v1が読み出される点を除けば、上述したロウ
レベルL期間の動作と同じなので省略する。
なお、制御信号CノがロウレベルL期間に、メモI)1
7に書き込まれた映像信号V1は、第2図に示すように
、制御信号CノがハイレベルH期間にメモリ17から読
み出される。同様に、制御信号C1がハイレベルH期間
にメモリ18に書き込まれた映像信号vノは、制御信号
C2がロウレベルL期間に読み出される。
7に書き込まれた映像信号V1は、第2図に示すように
、制御信号CノがハイレベルH期間にメモリ17から読
み出される。同様に、制御信号C1がハイレベルH期間
にメモリ18に書き込まれた映像信号vノは、制御信号
C2がロウレベルL期間に読み出される。
以上からこの実施例では、映像信号■1.V2が隣接す
るトラックに交互に記録されるものであるが、次に、こ
のような信号の再生出力から、映像信号v1あるいは■
2の再生出力のみを得るための構成を第3図及び第4図
を参照しながら説明する。
るトラックに交互に記録されるものであるが、次に、こ
のような信号の再生出力から、映像信号v1あるいは■
2の再生出力のみを得るための構成を第3図及び第4図
を参照しながら説明する。
なお、第3図は回路構成を示すブロック図で、第4図は
その動作を示すタイミングチャートである。
その動作を示すタイミングチャートである。
第3図において、回転ヘッド23.24の再生出力は、
ヘッドスイッチングパルス5WPKよって接続状態が制
御されるスイッチ22Vcよ多連続信号とされる。この
連続化された映像信号中の輝度信号は、FM復調回路4
1及びディエンファシス回路42を通って加算回路43
に与えられ、ロウハスフィルタ44及びカラープロセス
回路45を通して与えられる色信号と加算される。これ
によシ、映像信号■3は記録前の形態に戻される。
ヘッドスイッチングパルス5WPKよって接続状態が制
御されるスイッチ22Vcよ多連続信号とされる。この
連続化された映像信号中の輝度信号は、FM復調回路4
1及びディエンファシス回路42を通って加算回路43
に与えられ、ロウハスフィルタ44及びカラープロセス
回路45を通して与えられる色信号と加算される。これ
によシ、映像信号■3は記録前の形態に戻される。
この映像信号v3は、ヘッドスイッチングパルスSWP
がハイレベルHの期間、スイッチ46を通して端子47
に導ひかれる。第4図の例では、映像信号■3中の映像
信号v2が導びかれる。
がハイレベルHの期間、スイッチ46を通して端子47
に導ひかれる。第4図の例では、映像信号■3中の映像
信号v2が導びかれる。
上記映像信号v3はさらにA/D変換回路48によシデ
ジタル信号化される。この変換出力は、ヘッドスイッチ
ングパルスSWPがハイレベルHの期間に、スイッチ4
9を通ってメモリ50に与えられ、アドレスカウンタ5
1によって指定されるアドレスに書き込まれる。これに
より、メモリ50には、映像信号V1が書き込まれる。
ジタル信号化される。この変換出力は、ヘッドスイッチ
ングパルスSWPがハイレベルHの期間に、スイッチ4
9を通ってメモリ50に与えられ、アドレスカウンタ5
1によって指定されるアドレスに書き込まれる。これに
より、メモリ50には、映像信号V1が書き込まれる。
このメモリ50に書き込まれた映像信号■1は、ヘッド
スイッチングパルス8WPがロウレベルの期間にメモリ
50から読み出される。この場合のリードアドレスもカ
ウンタ51によって指定される。メモリ50から読み出
された映像信号V1はスイッチ49を通ってI) /
A変換回路51に与えられ、アナログ信号に変換される
。この変換出力はロウパスフィルタ52及びスイッチ4
6を通って出力端子47に導びかれる。したがって、出
力端子47には、第2図に示す如く、映像信号v2が映
像信号■1で置き換えられた再生映倫信号■4が得られ
、る。
スイッチングパルス8WPがロウレベルの期間にメモリ
50から読み出される。この場合のリードアドレスもカ
ウンタ51によって指定される。メモリ50から読み出
された映像信号V1はスイッチ49を通ってI) /
A変換回路51に与えられ、アナログ信号に変換される
。この変換出力はロウパスフィルタ52及びスイッチ4
6を通って出力端子47に導びかれる。したがって、出
力端子47には、第2図に示す如く、映像信号v2が映
像信号■1で置き換えられた再生映倫信号■4が得られ
、る。
なお、映像信号vノのみから成る映像信号v4を得る場
合は、スイッチ53の接続状態を切シ換え、スイッチ4
6.49の制御極性を先の例とは反対にすればよい。
合は、スイッチ53の接続状態を切シ換え、スイッチ4
6.49の制御極性を先の例とは反対にすればよい。
第3図において、バンドパスフィルタ53、位相比較器
54、電圧制御発振回路55、スイッチ56、同期分離
回路57.3逓倍回路58は、先の第1図に示すバンド
パスフィルタ35、位相比較器36、電圧制御発振回路
37、スイッチ39、同期分離回路28.3逓倍回路3
8と同じようにして、カウンタ510カウント用クロツ
クを作るものである。
54、電圧制御発振回路55、スイッチ56、同期分離
回路57.3逓倍回路58は、先の第1図に示すバンド
パスフィルタ35、位相比較器36、電圧制御発振回路
37、スイッチ39、同期分離回路28.3逓倍回路3
8と同じようにして、カウンタ510カウント用クロツ
クを作るものである。
以上詳述したようにこの実施例によれば、2台のビデオ
カメラの撮影出力を1台のVTRに記録することができ
る。したがって、2つの相異なる場所を監視し、記録す
る場合でも、使用するVTRは1つで済み、撮影機材の
増大防止を図ることができる。
カメラの撮影出力を1台のVTRに記録することができ
る。したがって、2つの相異なる場所を監視し、記録す
る場合でも、使用するVTRは1つで済み、撮影機材の
増大防止を図ることができる。
また、A/D変換回路12やD/A変換回路19は1つ
でよいので、小さい回路規模で、2つの映像信号Vl
、V2の同期をとることができる。
でよいので、小さい回路規模で、2つの映像信号Vl
、V2の同期をとることができる。
以上詳述したようにこの発明によれば、1台で2台のビ
デオカメラの撮影出力を記録可能で、撮影機材の削減に
寄与することができる。
デオカメラの撮影出力を記録可能で、撮影機材の削減に
寄与することができる。
第1図はこの発明の一実施例の構成を示すブロック図、
第2図は第1図の動作を説明するだめのタイミングチャ
ート、第3図は第1図の回路で記録ざ九た映像信号を4
生ずるための回路構成を示すブロック図、第4図は第3
図の動作を説明するためのタイミングチャートである。 11・・・フランジ回路、12・・・A/D変換回路、
13〜16,21.22・・・スイッチ、17.18・
・・メモリ、19・・・D / A変換回路、20・・
・ロウパスフィルタ、23.24・・・回転ヘッド、2
5・・・磁気テープ、26・・・リードアドレスカウン
タ、21・・・ライトアドレスカウンタ、28.32・
・・同期分離回路、29,30.33・・・172分周
回路、3ノ。 34・・・オア回路、35・・・バンドパスフィルタ、
36・・・位相比較回路、37・・・電圧制御発振回路
、38・・・3逓倍回路。
第2図は第1図の動作を説明するだめのタイミングチャ
ート、第3図は第1図の回路で記録ざ九た映像信号を4
生ずるための回路構成を示すブロック図、第4図は第3
図の動作を説明するためのタイミングチャートである。 11・・・フランジ回路、12・・・A/D変換回路、
13〜16,21.22・・・スイッチ、17.18・
・・メモリ、19・・・D / A変換回路、20・・
・ロウパスフィルタ、23.24・・・回転ヘッド、2
5・・・磁気テープ、26・・・リードアドレスカウン
タ、21・・・ライトアドレスカウンタ、28.32・
・・同期分離回路、29,30.33・・・172分周
回路、3ノ。 34・・・オア回路、35・・・バンドパスフィルタ、
36・・・位相比較回路、37・・・電圧制御発振回路
、38・・・3逓倍回路。
Claims (1)
- 【特許請求の範囲】 第1の映像信号が格納される第1、第2のメモリと、 上記第1の映像信号を1フィールドおきに上記第1、第
2のメモリに交互に書き込む映像信号書込み手段と、 上記第1、第2のメモリのうち上記映像信号書込み手段
によってアクセスされていないメモリから第2の映像信
号に同期して上記第1の映像信号を読み出す映像信号読
出し手段と、 この映像信号読出し手段の出力と上記第2の映像信号と
を該第2の映像信号に同期して1フィールドおきに交互
に選択する映像信号選択手段とを具備したビデオテープ
レコーダ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032496A JPS63200683A (ja) | 1987-02-17 | 1987-02-17 | ビデオテ−プレコ−ダ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62032496A JPS63200683A (ja) | 1987-02-17 | 1987-02-17 | ビデオテ−プレコ−ダ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63200683A true JPS63200683A (ja) | 1988-08-18 |
Family
ID=12360604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62032496A Pending JPS63200683A (ja) | 1987-02-17 | 1987-02-17 | ビデオテ−プレコ−ダ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63200683A (ja) |
-
1987
- 1987-02-17 JP JP62032496A patent/JPS63200683A/ja active Pending
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