JPS63198373A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

Info

Publication number
JPS63198373A
JPS63198373A JP2965187A JP2965187A JPS63198373A JP S63198373 A JPS63198373 A JP S63198373A JP 2965187 A JP2965187 A JP 2965187A JP 2965187 A JP2965187 A JP 2965187A JP S63198373 A JPS63198373 A JP S63198373A
Authority
JP
Japan
Prior art keywords
crystal
single crystal
substrate
silicon
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2965187A
Other languages
Japanese (ja)
Inventor
Hiroshi Kitajima
洋 北島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2965187A priority Critical patent/JPS63198373A/en
Publication of JPS63198373A publication Critical patent/JPS63198373A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To eliminate the high resistance due to a grain boundary and to eliminate the obstruction to miniaturization due to grain growth by making use of a single crystal for a gate electrode. CONSTITUTION:An insulating film 2 is formed on a silicon substrate 1; a single- crystal film 3 is formed on the insulating film by the selective transverse- direction growth of a single crystal, e.g. single-crystal silicon, as a seed from an opening at this insulating film 2; this single-crystal film 3 is used for a gate electrode. After the single-crystal film 3 to be used as the gate and the silicon substrate 1 have been grown, they are separated by etching. As a single-crystal substrate, a III-V compound semiconductor substrate such as a germanium substrate or a GaAs substrate can be enumerated in addition to the silicon substrate. By this setup, because no crystal boundary exists inside, the resistance is lowered; the operating speed of a device is increased; at the same time, because the surface is flat and uneven parts are hardly formed thanks to the single crystal, a fine patterning process is executed easily; both the high speed and the high integration can be realized.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置およびその製造方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor device and a method for manufacturing the same.

[従来の技術] 従来、シリコンのMOS (Metal−Oxide−
3emi−concluctor) トランジスタのゲ
ート電極には、第6図に示したように多結晶シリコン2
9が用いられている。図中30はシリコン基板、31は
ゲート酸化膜である。この構造は多結晶シリコンを仝而
に堆積したあとパターニングし、不純物をイオン注入す
ることによって形成する。
[Conventional technology] Conventionally, silicon MOS (Metal-Oxide-
3emi-constructor) The gate electrode of the transistor is made of polycrystalline silicon 2 as shown in FIG.
9 is used. In the figure, 30 is a silicon substrate, and 31 is a gate oxide film. This structure is formed by depositing polycrystalline silicon, patterning it, and implanting impurity ions.

[発明が解決しようとする問題点] 多結晶シリコンは結晶粒界が内部にあるため単結晶シリ
コンなどに較べると抵抗が高く、MOSトランジスタの
ゲート電極として多結晶シリコンを用いた場合には素子
の動作速度を下げる原因になっていた。また結晶粒の粒
成長が膜厚の増加とともに顕在化するため凹凸が顕著に
なり、微細な素子のパターニングがしにくいということ
から素子の微細化を阻害する原因になっていた。本発明
の目的は、以上述べたような問題点を解決した半導体装
置およびその製造方法を提供することにおる。
[Problems to be solved by the invention] Because polycrystalline silicon has internal grain boundaries, its resistance is higher than that of single-crystal silicon, and when polycrystalline silicon is used as the gate electrode of a MOS transistor, the device This was causing a decrease in operating speed. In addition, since grain growth of crystal grains becomes more apparent as the film thickness increases, unevenness becomes noticeable, making it difficult to pattern fine elements, which is a cause of hindering the miniaturization of elements. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that solve the above-mentioned problems.

[問題点を解決するための手段] すなわち本発明は単結晶をゲート電極として用いること
を特徴とする半導体装置、および単結晶基板上に形成さ
れた絶縁膜に開口部を設けて単結晶基板を露出させ、こ
の露出した単結晶基板に対し、選択的なエピタキシャル
成長を行って前記絶縁膜上へも単結晶を横方向成長させ
、単結晶ゲート膜とすることを特徴とする半導体装置の
製造方法である。
[Means for Solving the Problems] That is, the present invention provides a semiconductor device characterized in that a single crystal is used as a gate electrode, and a semiconductor device characterized in that a single crystal is used as a gate electrode, and a single crystal substrate is formed by providing an opening in an insulating film formed on the single crystal substrate. A method for manufacturing a semiconductor device, characterized in that the single crystal substrate is exposed, and selective epitaxial growth is performed on the exposed single crystal substrate to laterally grow a single crystal also on the insulating film to form a single crystal gate film. be.

本発明による半導体装置の構造は、単結晶基板をシリコ
ン基板とした場合、第1図に示す如くなる。図中、1は
シリコン基板、2は絶縁膜、3は単結晶膜である。この
発明ではシリコン基板1上に絶縁膜2が形成され、この
絶縁膜2の開口部から単結晶、たとえば単結晶シリコン
を種とし選択横方向成長によって絶縁膜上に単結晶膜3
が形成され、この単結晶膜3をゲート電極として用いる
The structure of a semiconductor device according to the present invention is as shown in FIG. 1 when a silicon substrate is used as a single crystal substrate. In the figure, 1 is a silicon substrate, 2 is an insulating film, and 3 is a single crystal film. In this invention, an insulating film 2 is formed on a silicon substrate 1, and a single crystal film 3 is formed on the insulating film by selective lateral growth using a single crystal, for example, single crystal silicon, as a seed from an opening in the insulating film 2.
is formed, and this single crystal film 3 is used as a gate electrode.

ゲートとして用いる単結晶膜3とシリコン基板とは成長
のあとエツチングによって分離する。
After growth, the single crystal film 3 used as a gate and the silicon substrate are separated by etching.

本発明における単結晶基板としてはシリコン基板のほか
、ゲルマニウム基板、あるいはGa−As基板のような
■V化合物半導体基板がめげられる。
As the single crystal substrate in the present invention, in addition to a silicon substrate, a germanium substrate or a V compound semiconductor substrate such as a Ga--As substrate can be used.

また単結晶膜としてはシリコン基板を用いた場合に基板
シリコンに対してホモ・エピタキシャル膜となるシリコ
ンでもよいし、基板シリコンに対してヘテロ・エピタキ
シャル膜となる金属シリサイドや金属でもよい。以下で
はシリコン基板を例に説明するが、他の半導体基板の場
合でも同様なことが可能である。
Furthermore, when a silicon substrate is used, the single crystal film may be silicon that becomes a homo-epitaxial film with respect to the silicon substrate, or may be a metal silicide or metal that becomes a hetero-epitaxial film with respect to the silicon substrate. Although a silicon substrate will be explained below as an example, the same thing can be done with other semiconductor substrates as well.

[作 用] 単結晶シリコンあるいは単結晶金属シリサイドあるいは
単結晶金属を用いると、多結晶シリコンと異なり内部に
結晶粒界がないため抵抗が下がり、素子の動作速度が上
がる。また、単結晶であるために表面が平坦で凹凸があ
まりないことから、微細なパターニングがしやすく、高
速化と高集積化が期待できる。またパターンの方向を適
当に選ぶことによってパターニングの際に異方性エツチ
ングを有効に利用することができる。異方性エツチング
は単結晶性を用いることになるためパターニングの際に
サイズや形状を微細にコントロールできるという特徴を
持つ。
[Function] When single-crystal silicon, single-crystal metal silicide, or single-crystal metal is used, unlike polycrystalline silicon, there are no internal grain boundaries, so the resistance decreases and the operating speed of the device increases. In addition, since it is a single crystal, the surface is flat and there are not many irregularities, so it is easy to perform fine patterning, and it can be expected to achieve high speed and high integration. Furthermore, by appropriately selecting the direction of the pattern, anisotropic etching can be effectively utilized during patterning. Since anisotropic etching uses single crystal, it has the characteristic that size and shape can be minutely controlled during patterning.

単結晶金属シリサイドや単結晶金属の選択成長に際して
は、単結晶シリコンに較べるとより多くの欠陥が発生す
る可能性があるが、多結晶シリコン中にある結晶粒界に
較べると問題とならない。
When selectively growing single-crystal metal silicide or single-crystal metal, more defects may occur than in single-crystal silicon, but this is not a problem compared to grain boundaries in polycrystalline silicon.

単結晶シリコンの場合には基板開口部に高濃度に不純物
を入れておいてその不純物が成長シリコン層に取込まれ
るのを利用したり、あるいは成長時にドーピングを行う
ことによって低抵抗のシリコン層を形成することもでき
る。
In the case of single-crystal silicon, it is possible to create a low-resistance silicon layer by putting impurities into the substrate opening at a high concentration and taking advantage of the impurities being incorporated into the growing silicon layer, or by doping during growth. It can also be formed.

[実施例] 次に本発明を実施例によって説明する。[Example] Next, the present invention will be explained by examples.

実施例1 第2図は本発明の一実施例を説明するための工程図であ
る。第2図(a)は単結晶シリコン基板4の上に薄い酸
化シリコン膜5を形成した後、フッ酸を用いて酸化シリ
コン膜に開口部6を設けた状態を示している。図中、5
aは将来ゲート酸化膜となる酸化シリコン膜である。第
2図(b)は原料ガスとしてたとえば5il−hcj2
とHCUを用い、選択成長によって基板上に単結晶シリ
コン膜8を厚く形成した状態を示す。成長初期、単結晶
シリコン膜8は開口部6の上だけに選択的に成長するが
、単結晶シリコンの膜厚が酸化シリコン膜5の厚さを越
えると酸化シリコン膜5上へ横方向成長を始める。単結
晶シリコン膜8を厚く成長させると単結晶シリコン膜8
は酸化シリコン膜5を完全に被覆するようになる。その
あと単結晶シリコン膜8をパターニングし、次いで通常
のプロセスを用いて不純物原子のイオン注入を行い、セ
ルファラインでソースあるいはドレインを領域10に形
成することにより第2図(C)に示すような単結晶シリ
コンをゲート9としたMOSトランジスタの基本構造を
形成した。
Example 1 FIG. 2 is a process diagram for explaining an example of the present invention. FIG. 2(a) shows a state in which a thin silicon oxide film 5 is formed on a single crystal silicon substrate 4, and then an opening 6 is formed in the silicon oxide film using hydrofluoric acid. In the figure, 5
A is a silicon oxide film that will become a gate oxide film in the future. FIG. 2(b) shows, for example, 5il-hcj2 as the raw material gas.
This shows a state in which a thick single crystal silicon film 8 is formed on a substrate by selective growth using HCU and HCU. At the initial stage of growth, the single crystal silicon film 8 grows selectively only on the opening 6, but when the thickness of the single crystal silicon exceeds the thickness of the silicon oxide film 5, it grows laterally onto the silicon oxide film 5. start. When the single crystal silicon film 8 is grown thickly, the single crystal silicon film 8
comes to completely cover the silicon oxide film 5. After that, the single-crystal silicon film 8 is patterned, and then impurity atoms are ion-implanted using a normal process, and a source or drain is formed in the region 10 using a self-aligning process, as shown in FIG. 2(C). A basic structure of a MOS transistor with a gate 9 made of single crystal silicon was formed.

実施例2 本発明の第2の実施例としては、第2図(a)の状態で
開口部6に不純物原子を浅く高濃度にイオン注入してお
く方法を挙げることができる。そのような状態で第2図
(b)のようにシリコンの選択成長を行うと単結晶シリ
コン膜8の中に不純物原子が取込まれ、ゲートへの不純
物ドーピングをある程度行うことができる。この方法を
用いることにより少なくとも二つの利点が挙げられる。
Embodiment 2 A second embodiment of the present invention includes a method in which impurity atoms are ion-implanted shallowly and at a high concentration into the opening 6 in the state shown in FIG. 2(a). If silicon is selectively grown in such a state as shown in FIG. 2(b), impurity atoms are taken into the single crystal silicon film 8, and the gate can be doped with impurities to some extent. There are at least two advantages to using this method.

第一には、このあと行われる不純物原子のイオン注入の
際に注入深さを浅くでき、注入時間の短縮が図れ、また
結晶へのダメージを軽減できることである。第二には、
イオン注入俊のアニールを低温・短時間ですますことが
できることである。この方法によるゲートへの不純物ド
ーピングは、種になる領域の不純物がドープされるため
、0MO8(Complementary MOS)を
形成するような場合に有利となる。
First, the implantation depth can be made shallow during the subsequent ion implantation of impurity atoms, the implantation time can be shortened, and damage to the crystal can be reduced. Secondly,
It is possible to perform ion implantation annealing at a low temperature and in a short time. Doping the impurity into the gate using this method is advantageous when forming an 0MO8 (complementary MOS) because the impurity in the seed region is doped.

実施例3 本発明の第3の実施例としては、第2図(b)の成長時
の状態でドーピングを行うことを挙げることができる。
Embodiment 3 As a third embodiment of the present invention, doping may be performed in the growth state shown in FIG. 2(b).

利点は実施例2と同様であるが、実施例2と比較すると
、高濃度ドーピングが可能な点で有利であり、0MO3
形成などの場合に2度成長を行わなければならない点で
不利となる。
The advantages are the same as in Example 2, but compared to Example 2, it is advantageous in that high concentration doping is possible, and 0MO3
This is disadvantageous in that growth must be performed twice in the case of formation, etc.

実施例4 第3図は本発明の第4の実施例として特定の方向のパタ
ーンを用いた場合を示している。基板として(ioo)
シリコン基板11を用い、パターンを< 110>方向
に切り、単結晶シリコン膜12の選択成長後、単結晶シ
リコン膜12の表面に形成した酸化シリコン膜13をパ
ターニングし、ヒドラジンなどの選択エツチング液を用
いてエツチングを行うと、(111)面14がでやすい
ために第3図に示したように酸化シリコン膜13の端か
らのオーバーエッチがあまりないような形状を制御性良
く作ることができた。
Embodiment 4 FIG. 3 shows a fourth embodiment of the present invention in which a pattern in a specific direction is used. As a board (ioo)
A pattern is cut in the <110> direction using the silicon substrate 11, and after selective growth of the single crystal silicon film 12, the silicon oxide film 13 formed on the surface of the single crystal silicon film 12 is patterned, and a selective etching solution such as hydrazine is applied. When etching is carried out using the silicon oxide film 13, the (111) plane 14 tends to appear, so it was possible to create a shape with good controllability without much over-etching from the edge of the silicon oxide film 13, as shown in FIG. .

実施例5 第4図は本発明の第5の実施例の工程図である。Example 5 FIG. 4 is a process diagram of a fifth embodiment of the present invention.

成長前の基板構造を第4図(a)に示す。シリコン基板
15の上には厚い酸化シリコン膜16、薄い酸化シリコ
ン膜17および開口部18が形成されている。
The substrate structure before growth is shown in FIG. 4(a). A thick silicon oxide film 16, a thin silicon oxide film 17, and an opening 18 are formed on the silicon substrate 15.

厚い酸化シリコン膜16程度の厚さに単結晶シリコン膜
19を選択成長させた状態を第4図(b)に示す。
FIG. 4(b) shows a state in which a single crystal silicon film 19 is selectively grown to a thickness of about the same thickness as the thick silicon oxide film 16.

厚い酸化シリコン膜16の無い領域が平坦に単結晶シリ
コン膜19で埋込まれた構造が作られる。その後、第4
図(C)のようにエツチングによって溝20を形成し、
ゲート21とソース22およびドレイン23を分離し、
酸化などを用いて溝20を埋めることによってMOSト
ランジスタを形成した。このような構造の場合、実施例
2おるいは実施例3に示したようなドーピング方法を採
用することが望ましい。
A structure is created in which the region without the thick silicon oxide film 16 is flattened and buried with the single crystal silicon film 19. Then the fourth
A groove 20 is formed by etching as shown in Figure (C),
Separating the gate 21, source 22, and drain 23,
A MOS transistor was formed by filling the trench 20 using oxidation or the like. In the case of such a structure, it is desirable to employ the doping method shown in Example 2 or Example 3.

実施例6 第5図は本発明の第6の実施例を示している。Example 6 FIG. 5 shows a sixth embodiment of the invention.

第5図は、第2図(b)に対応する図でおり、単結晶シ
リコン基板24の上に薄い酸化シリコン膜25とその開
口部26が形成されており、開口部26のシリコン基板
にはイオン注入によって不純物原子がドープされた不純
物ドーピング部27が形成されている。WF6を原料ガ
スとして第2図の場合と同様にタングステン膜28を選
択成長させ、パターニングによってゲート金属およびコ
ンタクト(タングステン)領域を形成した。
FIG. 5 is a diagram corresponding to FIG. 2(b), in which a thin silicon oxide film 25 and its opening 26 are formed on a single crystal silicon substrate 24, and the silicon substrate in the opening 26 is An impurity doped portion 27 is formed by doping impurity atoms by ion implantation. A tungsten film 28 was selectively grown using WF6 as a raw material gas in the same manner as in FIG. 2, and gate metal and contact (tungsten) regions were formed by patterning.

また、原料ガスとしてMOF6を用いることにより、ゲ
ート金属およびコンタクト領域をモリブデンで形成する
こともできる。
Further, by using MOF6 as the source gas, the gate metal and the contact region can also be formed of molybdenum.

[発明の効果] 以上述べたように、本発明によれば従来ゲートとして多
結晶シリコンを用いていた場合の問題点でおる、結晶粒
界による高抵抗化や粒成長による微細化阻害などのない
半導体装置およびその製造方法を提供することができる
[Effects of the Invention] As described above, according to the present invention, problems such as high resistance due to grain boundaries and inhibition of miniaturization due to grain growth, which are problems when polycrystalline silicon is conventionally used as a gate, can be avoided. A semiconductor device and a method for manufacturing the same can be provided.

また、こうした装置の形成過程において、単結晶性を利
用した選択エツチングを行うことができると共に、目的
に応じたドーピング方法を選んだり、効率的なドーピン
グを行うことができる等の特徴を有し、さらに基板上の
酸化膜厚を変えておくことによって微細な素子分離構造
と組合わせることができるなど半導体装置の構造や構成
に応じて種々の応用が可能であるという利点を有する。
In addition, in the process of forming such a device, selective etching can be performed using single crystallinity, and doping methods can be selected according to the purpose and doping can be performed efficiently. Further, by changing the thickness of the oxide film on the substrate, it has the advantage that it can be combined with a fine element isolation structure, allowing various applications depending on the structure and configuration of the semiconductor device.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体装置の模式的部分断面図、第2
〜5図は本発明の実施例を示す半導体装置の模式的部分
断面図、第6図は従来の半導体装置の模式的部分断面図
でおる。 1 、15.30・・・シリコン基板 2・・・絶縁膜       3・・・単結晶膜4,2
4・・・単結晶シリコン基板 5、17.25・・・薄い酸化シリコン膜5、18.2
6・・・開口部 8、12.19・・・単結晶シリコン膜9.21・・・
ゲート 10・・・ソースあるいはドレイン領域11・・・(1
00)シリコン基板 13・・・酸化シリコン膜14・
・・(111)面 16・・・厚い酸化シリコン膜 20・・・溝22・・
・ソース       23・・・ドレイン27・・・
不純物ドーピング部 28・・・タングステン膜29・
・・多結晶シリコン   31・・・ゲート酸化膜代理
人弁理士  舘  野  千恵子 3!!f−朗昌腺    2どI引戻 1シリコ)基4反 第1図 第3図 第2図 第4図
FIG. 1 is a schematic partial cross-sectional view of a semiconductor device of the present invention, and FIG.
5 are schematic partial sectional views of a semiconductor device showing an embodiment of the present invention, and FIG. 6 is a schematic partial sectional view of a conventional semiconductor device. 1, 15.30...Silicon substrate 2...Insulating film 3...Single crystal film 4, 2
4... Single crystal silicon substrate 5, 17.25... Thin silicon oxide film 5, 18.2
6... Openings 8, 12.19... Single crystal silicon film 9.21...
Gate 10...source or drain region 11...(1
00) Silicon substrate 13... silicon oxide film 14.
...(111) plane 16...Thick silicon oxide film 20...Groove 22...
・Source 23...Drain 27...
Impurity doping part 28... tungsten film 29...
...Polycrystalline silicon 31...Gate oxide film agent Chieko Tateno 3! ! f-Rangchang gland 2 do I pull back 1 silico) base 4 anti Figure 1 Figure 3 Figure 2 Figure 4

Claims (2)

【特許請求の範囲】[Claims] (1)単結晶をゲート電極として用いることを特徴とす
る半導体装置。
(1) A semiconductor device characterized by using a single crystal as a gate electrode.
(2)単結晶基板上に形成された絶縁膜に開口部を設け
て単結晶基板を露出させ、この露出した単結晶基板に対
し、選択的なエピタキシャル成長を行って前記絶縁膜上
へも単結晶を横方向成長させ、単結晶ゲート膜とするこ
とを特徴とする半導体装置の製造方法。
(2) An opening is formed in the insulating film formed on the single crystal substrate to expose the single crystal substrate, and selective epitaxial growth is performed on the exposed single crystal substrate to form a single crystal on the insulating film. 1. A method for manufacturing a semiconductor device, which comprises growing a single crystal gate film laterally to form a single crystal gate film.
JP2965187A 1987-02-13 1987-02-13 Semiconductor device and its manufacture Pending JPS63198373A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2965187A JPS63198373A (en) 1987-02-13 1987-02-13 Semiconductor device and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2965187A JPS63198373A (en) 1987-02-13 1987-02-13 Semiconductor device and its manufacture

Publications (1)

Publication Number Publication Date
JPS63198373A true JPS63198373A (en) 1988-08-17

Family

ID=12282011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2965187A Pending JPS63198373A (en) 1987-02-13 1987-02-13 Semiconductor device and its manufacture

Country Status (1)

Country Link
JP (1) JPS63198373A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565919A (en) * 1992-03-12 1996-10-15 Hitachi, Ltd. Video camera/VTR and camera station with opto-electronic link between camera/VTR and camera station
WO2000079601A1 (en) * 1999-06-23 2000-12-28 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
KR100594295B1 (en) 2004-09-24 2006-06-30 삼성전자주식회사 Method of forming gate with using layer-growth processing and gate structure thereby

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565919A (en) * 1992-03-12 1996-10-15 Hitachi, Ltd. Video camera/VTR and camera station with opto-electronic link between camera/VTR and camera station
WO2000079601A1 (en) * 1999-06-23 2000-12-28 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
US6787805B1 (en) 1999-06-23 2004-09-07 Seiko Epson Corporation Semiconductor device and manufacturing method
KR100594295B1 (en) 2004-09-24 2006-06-30 삼성전자주식회사 Method of forming gate with using layer-growth processing and gate structure thereby

Similar Documents

Publication Publication Date Title
US5321301A (en) Semiconductor device
JP2630237B2 (en) Semiconductor device and manufacturing method thereof
JPH07307347A (en) Semiconductor device and its manufacture
JPH08293465A (en) Manufacture of semiconductor device
JP2705344B2 (en) Semiconductor device and manufacturing method thereof
JPH07245397A (en) Manufacture of semiconductor device
JPS6158879A (en) Preparation of silicon thin film crystal
JPH0818049A (en) Manufacture of semiconductor device
JPS63198373A (en) Semiconductor device and its manufacture
JP3457532B2 (en) Method for manufacturing semiconductor device
JPH06216137A (en) Semiconductor device and manufacture thereof
JPH04206932A (en) Semiconductor device and manufacture thereof
EP0042380B1 (en) Method for achieving ideal impurity base profile in a transistor
JP3023189B2 (en) Method for manufacturing semiconductor device
JP2797200B2 (en) Polycrystalline silicon electrode and method of manufacturing the same
JPS63196075A (en) Manufacture of mis type semiconductor device
JPH0236525A (en) Manufacture of semiconductor device
JPH03297148A (en) Manufacture of semiconductor device
JPH11186546A (en) Semiconductor device and manufacture thereof
JP2875258B2 (en) Semiconductor device and manufacturing method thereof
KR930001558B1 (en) Manufacturing method of bipolar transistor
JPS60235445A (en) Manufacture of semiconductor device
JPH02135728A (en) Manufacture of semiconductor device
JPH04271126A (en) Semiconductor device and its manufacture
JPH04367218A (en) Formation method for low-resistance semiconductor film