JPS6318855B2 - - Google Patents
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- JPS6318855B2 JPS6318855B2 JP7225180A JP7225180A JPS6318855B2 JP S6318855 B2 JPS6318855 B2 JP S6318855B2 JP 7225180 A JP7225180 A JP 7225180A JP 7225180 A JP7225180 A JP 7225180A JP S6318855 B2 JPS6318855 B2 JP S6318855B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
半導体装置のウエーハ・プロセス工程に於ける半
導体基板の自動加工方法に関する。
半導体装置のウエーハ・プロセス工程に於ける半
導体基板の自動加工方法に関する。
半導体IC等を製造する際に於けるウエーハ・
プロセスの自動化ラインで用いられる従来の自動
製造装置は、各工程の自動処理装置が工程順序に
一方向のライン状に配列されており、これら装置
間をエア・トラツク或いはベルト・トラツク等か
らなるウエハ・トラツクで順次接続し、被処理半
導体基板は第１工程の処理装置から順次次の工程
の処理装置を経て最終工程に送られる構造になつ
ていた。
プロセスの自動化ラインで用いられる従来の自動
製造装置は、各工程の自動処理装置が工程順序に
一方向のライン状に配列されており、これら装置
間をエア・トラツク或いはベルト・トラツク等か
らなるウエハ・トラツクで順次接続し、被処理半
導体基板は第１工程の処理装置から順次次の工程
の処理装置を経て最終工程に送られる構造になつ
ていた。
即ち従来のＮチヤンネルMISICの自動製造装
置は、例えば第１図に示すようにシリコン（Si）
基板面に二酸化シリコン（SiO2）膜を形成する
ための第１の酸化装置１、窒化シリコン
（Si3N4）膜形成のための第１の化学気相成長
（CVD）装置２、前記Si3N4膜及びSiO2膜をパタ
ーンニングするための第１のフオト・リソグラフ
イ装置３、フイールドSiO2膜を形成するための
第２の酸化装置４、素子形成領域を露出させるた
めのプラズマ・エツチング装置５、ゲートSiO2
膜形成のための第３の酸化装置６、ポリ・シリコ
ン層を形成するための第２のCVD装置７、シリ
コン・ゲート・パターンを形成するための第２の
フオト・リソグラフイ装置８、ソース・ドレイン
領域形成のためのイオン注入装置９、レジストを
除去するためのレジスト剥離装置１０、燐硅酸ガ
ラス（PSG）絶縁膜形成のための第３のCVD装
置１１、電極窓形成のための第３のフオト・リソ
グラフイ装置１２、PSGのリフロー及びソー
ス・ドレイン領域活性化のためのアニール装置１
３、アルミニウム（Al）の蒸着装置１４、配線
パターン形成のための第４のフオト・リソグラフ
イ装置１５、カバー用のPSG膜を形成するため
の第４のCVD装置１６、ボンデイング・パツト
窓明けのための第５のフオト・リソグラフイ装置
１７が一方向のライン状に配列されており、上記
装置間がエアー・トラツク等からなるウエーハ・
トラツク１８で順次接続された構造を有してい
た。（図において１９はウエーハ・ローダ、２０
はウエーハ・アンローダ、２１は被処理基板搬送
方向矢印しを表わす。） そして上記のような自動製造装置は同じ仕様の
ものを量産する際には極めて適している。
置は、例えば第１図に示すようにシリコン（Si）
基板面に二酸化シリコン（SiO2）膜を形成する
ための第１の酸化装置１、窒化シリコン
（Si3N4）膜形成のための第１の化学気相成長
（CVD）装置２、前記Si3N4膜及びSiO2膜をパタ
ーンニングするための第１のフオト・リソグラフ
イ装置３、フイールドSiO2膜を形成するための
第２の酸化装置４、素子形成領域を露出させるた
めのプラズマ・エツチング装置５、ゲートSiO2
膜形成のための第３の酸化装置６、ポリ・シリコ
ン層を形成するための第２のCVD装置７、シリ
コン・ゲート・パターンを形成するための第２の
フオト・リソグラフイ装置８、ソース・ドレイン
領域形成のためのイオン注入装置９、レジストを
除去するためのレジスト剥離装置１０、燐硅酸ガ
ラス（PSG）絶縁膜形成のための第３のCVD装
置１１、電極窓形成のための第３のフオト・リソ
グラフイ装置１２、PSGのリフロー及びソー
ス・ドレイン領域活性化のためのアニール装置１
３、アルミニウム（Al）の蒸着装置１４、配線
パターン形成のための第４のフオト・リソグラフ
イ装置１５、カバー用のPSG膜を形成するため
の第４のCVD装置１６、ボンデイング・パツト
窓明けのための第５のフオト・リソグラフイ装置
１７が一方向のライン状に配列されており、上記
装置間がエアー・トラツク等からなるウエーハ・
トラツク１８で順次接続された構造を有してい
た。（図において１９はウエーハ・ローダ、２０
はウエーハ・アンローダ、２１は被処理基板搬送
方向矢印しを表わす。） そして上記のような自動製造装置は同じ仕様の
ものを量産する際には極めて適している。
然し上記自動製造装置を使用する従来の半導体
装置の製造方法に於ては、工程順序、或るいは工
程反復回数の異なる品種を多種少量生産すること
は不可能であり、又度々経験する技術革新に伴う
工程の反復回数の増に対処するためにも、処理装
置の増設やラインの組み変えが必要であり、多く
の設備費用、工事費用及び工事手番が必要になる
という問題があつた。
装置の製造方法に於ては、工程順序、或るいは工
程反復回数の異なる品種を多種少量生産すること
は不可能であり、又度々経験する技術革新に伴う
工程の反復回数の増に対処するためにも、処理装
置の増設やラインの組み変えが必要であり、多く
の設備費用、工事費用及び工事手番が必要になる
という問題があつた。
本発明は上記問題点に鑑み、工程順序、処理条
件或るいは工程反復回数を被処理基板毎に任意に
選ぶことができ、且つこれら工程仕様の異なる被
処理基板を連続して流すことができる半導体基板
の自動加工方法を提供する。
件或るいは工程反復回数を被処理基板毎に任意に
選ぶことができ、且つこれら工程仕様の異なる被
処理基板を連続して流すことができる半導体基板
の自動加工方法を提供する。
即ち本発明は半導体装置のウエーハ・プロセス
工程に於て、一つの閉ループ状に形成せしめたウ
エーハ・トラツクの周辺に該ウエーハ・トラツク
とそれぞれ順次直列に係合するウエーハ・ローダ
と、該ウエーハ・プロセス工程に必要な異種類の
ウエーハ処理装置を少なくとも一台ずつと、ウエ
ーハ・アンローダと、更に該ウエーハ処理装置と
係合する部分に、検出装置と移し変え機構とを設
け、基板の種類を示すマーク・パターンを検出装
置によつて識別し前記ウエーハ・トラツクを経て
所望の処理条件に設定した所望のウエーハ自動処
理装置を、所望の順序で所望の回数通過せしめ
て、半導体基板を自動的に加工することを特徴と
する。
工程に於て、一つの閉ループ状に形成せしめたウ
エーハ・トラツクの周辺に該ウエーハ・トラツク
とそれぞれ順次直列に係合するウエーハ・ローダ
と、該ウエーハ・プロセス工程に必要な異種類の
ウエーハ処理装置を少なくとも一台ずつと、ウエ
ーハ・アンローダと、更に該ウエーハ処理装置と
係合する部分に、検出装置と移し変え機構とを設
け、基板の種類を示すマーク・パターンを検出装
置によつて識別し前記ウエーハ・トラツクを経て
所望の処理条件に設定した所望のウエーハ自動処
理装置を、所望の順序で所望の回数通過せしめ
て、半導体基板を自動的に加工することを特徴と
する。
以下本発明を第２図に示す一実施例に使用する
自動製造装置の構成図を用いて詳細に説明する。
自動製造装置の構成図を用いて詳細に説明する。
本発明の半導体装置の製造方法によりMIS型半
導体装置を製造する際のウエーハ・プロセス工程
に於て用いる自動製造装置は、例えば第２図に示
すように矢印２１で表わす一方向に被処理基板を
移動する一つの閉ループ状に形成されたエア・ト
ラツク等のウエーハ・トラツク１８を有し、該ウ
エーハ・トラツク１８の周辺には通常用いられる
アーム状の移し変え機構２２を介して、該ウエー
ハ・トラツクに係合する基本的なMIS型半導体の
プロセスである従来と同様の処理装置、即ち第１
の酸化装置１、第１のCVD装置２、第１のフオ
ト・リソグラフイ装置３、第２の酸化装置４、プ
ラズマ・エツチング装置５、第３の酸化装置６、
第２のCVD装置７、第２のフオト・リソグラフ
イ装置８、イオン注入装置９、レジスト剥離装置
１０、第３のCVD装置１１、第３のフオト・リ
ソグラフイ装置１２、アニール装置１３、蒸着装
置１４、第４のフオト・リソグラフイ装置１５、
第４のCVD装置１６、及び第５のフオト・リソ
グラフイ装置１７が順次配設される。
導体装置を製造する際のウエーハ・プロセス工程
に於て用いる自動製造装置は、例えば第２図に示
すように矢印２１で表わす一方向に被処理基板を
移動する一つの閉ループ状に形成されたエア・ト
ラツク等のウエーハ・トラツク１８を有し、該ウ
エーハ・トラツク１８の周辺には通常用いられる
アーム状の移し変え機構２２を介して、該ウエー
ハ・トラツクに係合する基本的なMIS型半導体の
プロセスである従来と同様の処理装置、即ち第１
の酸化装置１、第１のCVD装置２、第１のフオ
ト・リソグラフイ装置３、第２の酸化装置４、プ
ラズマ・エツチング装置５、第３の酸化装置６、
第２のCVD装置７、第２のフオト・リソグラフ
イ装置８、イオン注入装置９、レジスト剥離装置
１０、第３のCVD装置１１、第３のフオト・リ
ソグラフイ装置１２、アニール装置１３、蒸着装
置１４、第４のフオト・リソグラフイ装置１５、
第４のCVD装置１６、及び第５のフオト・リソ
グラフイ装置１７が順次配設される。
そして該ウエーハ・トラツク１８に於ける第１
の酸化装置１及び第５のフオト・リソグラフイ装
置１７係合領域の間には第１の酸化装置１側にウ
エーハ・ローダ１９が、又第５のフオト・リソグ
ラフイ装置１７側にウエーハ・アンローダ２０が
前記基板移し変え機構２２を介して係合される。
そして又該ウエーハ・トラツクに於ける前記各装
置が係合する領域にはウエーハの停止及び回転機
構が形成されており、さらに又該領域上にはウエ
ーハ検出装置２３がおかれる。（図に於て２１は
基板搬送方向矢印し。） そして上記装置を通す被処理半導体基板の表面
には、所定の領域にその半導体基板を特徴づける
マーク・パターンを形成しておき、ウエーハ・ト
ラツク上を搬送される被処理基板は該ウエーハ・
トラツクに於ける各処理装置及びウエーハ・ロー
ダの係合領域で停止し、該基板上のマークのパタ
ーン認識が前記ウエーハ検出装置２３によつてな
され、該パターン情報をコンピユータに入力し、
該コンピユータからの指令に基づいて、処理の必
要な工程に於て被処理基板は処理装置に附属する
ウエーハ・トラツクに移し変えられ、コンピユー
タから指示される条件により処理がなされる。
の酸化装置１及び第５のフオト・リソグラフイ装
置１７係合領域の間には第１の酸化装置１側にウ
エーハ・ローダ１９が、又第５のフオト・リソグ
ラフイ装置１７側にウエーハ・アンローダ２０が
前記基板移し変え機構２２を介して係合される。
そして又該ウエーハ・トラツクに於ける前記各装
置が係合する領域にはウエーハの停止及び回転機
構が形成されており、さらに又該領域上にはウエ
ーハ検出装置２３がおかれる。（図に於て２１は
基板搬送方向矢印し。） そして上記装置を通す被処理半導体基板の表面
には、所定の領域にその半導体基板を特徴づける
マーク・パターンを形成しておき、ウエーハ・ト
ラツク上を搬送される被処理基板は該ウエーハ・
トラツクに於ける各処理装置及びウエーハ・ロー
ダの係合領域で停止し、該基板上のマークのパタ
ーン認識が前記ウエーハ検出装置２３によつてな
され、該パターン情報をコンピユータに入力し、
該コンピユータからの指令に基づいて、処理の必
要な工程に於て被処理基板は処理装置に附属する
ウエーハ・トラツクに移し変えられ、コンピユー
タから指示される条件により処理がなされる。
そして所定の処理が完了すると該被処理基板は
再びウエーハ・トラツク上に戻され次の装置との
係合領域に運ばれ、前記のような操作が各装置の
係合領域で繰返えされて必要な加工処理を行う。
再びウエーハ・トラツク上に戻され次の装置との
係合領域に運ばれ、前記のような操作が各装置の
係合領域で繰返えされて必要な加工処理を行う。
上記構造の自動製造装置を用いる本発明の方法
によりＮチヤンネルMIS IC基板を形成する際に
は、被処理シリコン（Si）基板に形成したマーク
に基づいたコンピユータからの指令により所定の
条件に設定された総ての処理装置を従来例と同様
に順次通過せしめれば良い。
によりＮチヤンネルMIS IC基板を形成する際に
は、被処理シリコン（Si）基板に形成したマーク
に基づいたコンピユータからの指令により所定の
条件に設定された総ての処理装置を従来例と同様
に順次通過せしめれば良い。
そして上記自動製造装置を用いて、例えばＣ−
MIS IC基板を製造する際には、Ｎ型シリコン
（Ｎ−Si）基板を使用し、予め該被処理Si基板面
の所定の位置にそのSi基板を認識するための所定
のマーク・パターンを形成しておき、該被処理基
板をウエーハ・ローダ１９によりウエーハ・トラ
ツク１８上に載置し、該被処理基板をウエーハ・
トラツク１８の各処理装置との係合領域に順次移
動して行き、前記のように被処理基板のマーク・
パターンをウエーハ検出装置２３により認識し、
該認識情報に基いてコンピユータから発せられる
指令により必要な条件で必要な処理がなされる。
MIS IC基板を製造する際には、Ｎ型シリコン
（Ｎ−Si）基板を使用し、予め該被処理Si基板面
の所定の位置にそのSi基板を認識するための所定
のマーク・パターンを形成しておき、該被処理基
板をウエーハ・ローダ１９によりウエーハ・トラ
ツク１８上に載置し、該被処理基板をウエーハ・
トラツク１８の各処理装置との係合領域に順次移
動して行き、前記のように被処理基板のマーク・
パターンをウエーハ検出装置２３により認識し、
該認識情報に基いてコンピユータから発せられる
指令により必要な条件で必要な処理がなされる。
即ち先ず第１の酸化装置１によりSi基板上に薄
い二酸化シリコン（SiO2）膜を形成し、次いで
第１のCVD装置２により前記SiO2膜上に窒化シ
リコン（Si3N4）膜を形成し、次いで第１のフオ
ト・リソグラフイ装置３によりSi3N4膜とSiO2膜
からなる耐酸化マスク・パターンを形成し、次い
で、第２のフオト・リソグラフイ装置８によりＰ
−ウエル形成用レジスト・パターンを形成し、イ
オン注入装置９でボロンを注入し、レジスト剥離
装置１０を通り、アニール装置１３でＰ−ウエル
を形成する。次いでウエーハ・アンローダ２０お
よび、ウエーハ・ローダ１９の係合領域を通過し
て第２の酸化装置４に搬入されフイールドSiO2
膜を形成し、次いでプラズマ・エツチング装置５
により耐酸化マスク・パターンを除去して素子形
成領域のSi面を露出せしめ、次いで第３の酸化装
置６により各素子形成領域面にゲートSiO2膜を
形成し、次いで第２のCVD７により基板上にポ
リ・シリコン層を形成し、次いで第２のフオト・
リソグラフイ装置８により各素子形成領域上にポ
リ・シリコン・ゲート電極を形成する。
い二酸化シリコン（SiO2）膜を形成し、次いで
第１のCVD装置２により前記SiO2膜上に窒化シ
リコン（Si3N4）膜を形成し、次いで第１のフオ
ト・リソグラフイ装置３によりSi3N4膜とSiO2膜
からなる耐酸化マスク・パターンを形成し、次い
で、第２のフオト・リソグラフイ装置８によりＰ
−ウエル形成用レジスト・パターンを形成し、イ
オン注入装置９でボロンを注入し、レジスト剥離
装置１０を通り、アニール装置１３でＰ−ウエル
を形成する。次いでウエーハ・アンローダ２０お
よび、ウエーハ・ローダ１９の係合領域を通過し
て第２の酸化装置４に搬入されフイールドSiO2
膜を形成し、次いでプラズマ・エツチング装置５
により耐酸化マスク・パターンを除去して素子形
成領域のSi面を露出せしめ、次いで第３の酸化装
置６により各素子形成領域面にゲートSiO2膜を
形成し、次いで第２のCVD７により基板上にポ
リ・シリコン層を形成し、次いで第２のフオト・
リソグラフイ装置８により各素子形成領域上にポ
リ・シリコン・ゲート電極を形成する。
そして該被処理基板は該基板のマーク・パター
ンに基づいてイオン注入装置９、レジスト剥離装
置１０及び第３のCVD装置１１へは搬入されず
に、次の処理装置係合領域に運ばれ第３のフオ
ト・リソグラフイ装置１２に搬入されＮ−Siの露
出している素子形成領域上にレジスト層を形成
し、次いで該基板のマーク・パターン情報による
コンピユータからの指令に基づいて、それ以後の
処理装置を通らずにウエーハ・アンローダ２０及
びウエーハ・ローダ１９の係合領域を通過してイ
オン注入装置９に搬入され、Ｐウエル面に形成さ
れる素子形成領域に燐（Ｐ）等のＮ型不純物イオ
ンを注入してＮチヤンネルMISトランジスタのソ
ース・ドレイン領域の形成及びポリ・シリコン・
ゲート電極への導電性の附与がなされる。
ンに基づいてイオン注入装置９、レジスト剥離装
置１０及び第３のCVD装置１１へは搬入されず
に、次の処理装置係合領域に運ばれ第３のフオ
ト・リソグラフイ装置１２に搬入されＮ−Siの露
出している素子形成領域上にレジスト層を形成
し、次いで該基板のマーク・パターン情報による
コンピユータからの指令に基づいて、それ以後の
処理装置を通らずにウエーハ・アンローダ２０及
びウエーハ・ローダ１９の係合領域を通過してイ
オン注入装置９に搬入され、Ｐウエル面に形成さ
れる素子形成領域に燐（Ｐ）等のＮ型不純物イオ
ンを注入してＮチヤンネルMISトランジスタのソ
ース・ドレイン領域の形成及びポリ・シリコン・
ゲート電極への導電性の附与がなされる。
次いで該Si基板はマーク・パターン情報による
コンピユータの指令に基づいてレジスト剥離装置
１０に搬入され、該基板の前記Ｎ−Si領域上のレ
ジスト層を除去して後第３のフオト・リソグラフ
イ装置１２に搬入され、前記Ｐウエル領域上をレ
ジスト層で覆う。
コンピユータの指令に基づいてレジスト剥離装置
１０に搬入され、該基板の前記Ｎ−Si領域上のレ
ジスト層を除去して後第３のフオト・リソグラフ
イ装置１２に搬入され、前記Ｐウエル領域上をレ
ジスト層で覆う。
そして該基板はコンピユータの指令により以後
の処理装置を通らずにウエーハ・トラツク１８上
を廻つてウエーハ・アンローダ２０及びウエー
ハ・ローダ１９係合領域を通過し、再びイオン注
入装置９に搬入され該基板のＮ−Si領域に形成さ
れている素子形成領域に硼素（B+）等のＰ型不
純物イオンを注入し、ＰチヤンネルMISトランジ
スタのソース・ドレイン領域の形成及びポリ・シ
リコン・ゲート電極への導電性の附与を行う。
の処理装置を通らずにウエーハ・トラツク１８上
を廻つてウエーハ・アンローダ２０及びウエー
ハ・ローダ１９係合領域を通過し、再びイオン注
入装置９に搬入され該基板のＮ−Si領域に形成さ
れている素子形成領域に硼素（B+）等のＰ型不
純物イオンを注入し、ＰチヤンネルMISトランジ
スタのソース・ドレイン領域の形成及びポリ・シ
リコン・ゲート電極への導電性の附与を行う。
次いで該Si基板はマーク・パターン情報に基づ
いてコンピユータからの指令により、順次レジス
ト剥離装置１０によるレジスト層の除去、第３の
CVD装置１１によるPSG絶縁膜の形成、第３の
フオト・リソグラフイ装置１２による電極窓明
け、アニール装置１３によるPSG膜のリフロー
及びソース・ドレイン領域の活性化、蒸着装置１
４によるアルミニウム（Al）層の形成、第４の
フオト・リソグラフイ装置１５によるAl配線パ
ターンの形成、第４のCVD装置１６によるカバ
ーPSG膜の形成、及び第５のフオト・リソグラ
フイ装置１７によるカバーPSG膜に対するボン
デイング・パツドの窓明けがなされ、アンローダ
２０によりウエーハ・カセツト（図示せず）に収
納される。
いてコンピユータからの指令により、順次レジス
ト剥離装置１０によるレジスト層の除去、第３の
CVD装置１１によるPSG絶縁膜の形成、第３の
フオト・リソグラフイ装置１２による電極窓明
け、アニール装置１３によるPSG膜のリフロー
及びソース・ドレイン領域の活性化、蒸着装置１
４によるアルミニウム（Al）層の形成、第４の
フオト・リソグラフイ装置１５によるAl配線パ
ターンの形成、第４のCVD装置１６によるカバ
ーPSG膜の形成、及び第５のフオト・リソグラ
フイ装置１７によるカバーPSG膜に対するボン
デイング・パツドの窓明けがなされ、アンローダ
２０によりウエーハ・カセツト（図示せず）に収
納される。
なお上記処理装置の中で、フオト・リソグラフ
イ装置はレジスト塗布装置、電子ビーム露光装
置、現像装置、プラズマ・エツチング装置及びレ
ジスト剥離装置からなつており、電子ビームによ
る描画パターンはコンピユータから指令される附
属メモリ情報により所望のパターンに画くことが
でき、又上記装置類は前述の自動製造装置同様、
閉ループ状のウエーハ・トラツクにより係合され
ているので、所望の処理を所望の回数行うことが
できる。
イ装置はレジスト塗布装置、電子ビーム露光装
置、現像装置、プラズマ・エツチング装置及びレ
ジスト剥離装置からなつており、電子ビームによ
る描画パターンはコンピユータから指令される附
属メモリ情報により所望のパターンに画くことが
でき、又上記装置類は前述の自動製造装置同様、
閉ループ状のウエーハ・トラツクにより係合され
ているので、所望の処理を所望の回数行うことが
できる。
また、本発明によれば異なる工程に使う同種の
処理装置は互いに兼用できる。例えば、上記実施
例の第２、第３、第４、第５のフオト・リソグラ
フイ装置を取り除き、１台の第１のフオト・リソ
グラフイ装置に、それらの処理を兼ねさせること
もできる。
処理装置は互いに兼用できる。例えば、上記実施
例の第２、第３、第４、第５のフオト・リソグラ
フイ装置を取り除き、１台の第１のフオト・リソ
グラフイ装置に、それらの処理を兼ねさせること
もできる。
上記のように本発明の半導体基板の自動加工方
法に於ては、ウエーハ・プロセスに必要な基本的
な自動処理装置を最少限度の台数備えた一系列の
自動製造装置により、被処理基板に形成した品種
に対応するマーク・パターンに基づいて、品種毎
に所定の処理が所定の条件で所定の回数自動的に
行われ、従つて連続して別品種の被処理基板を流
すことが可能となるので、一系列の自動製造装置
で多品種の半導体基板を効率的に製造することが
できると同時に、技術革新に伴う工程の追加にも
設備増を伴わずにそのまま対処することができ
る。
法に於ては、ウエーハ・プロセスに必要な基本的
な自動処理装置を最少限度の台数備えた一系列の
自動製造装置により、被処理基板に形成した品種
に対応するマーク・パターンに基づいて、品種毎
に所定の処理が所定の条件で所定の回数自動的に
行われ、従つて連続して別品種の被処理基板を流
すことが可能となるので、一系列の自動製造装置
で多品種の半導体基板を効率的に製造することが
できると同時に、技術革新に伴う工程の追加にも
設備増を伴わずにそのまま対処することができ
る。
上記実施例に於ては本発明をMIS型半導体装置
のウエーハ・プロセス工程を例にとつて説明した
が、本発明の方法はMIS型以外の半導体装置のウ
エーハ・プロセス工程にも適用できる。
のウエーハ・プロセス工程を例にとつて説明した
が、本発明の方法はMIS型以外の半導体装置のウ
エーハ・プロセス工程にも適用できる。
また、異なる品種や異なる工程順序の多数のウ
エーハが、コンピユータの指令のもとで、この自
動製造装置中で、同時に処理し得る事も上記説明
より明らかである。
エーハが、コンピユータの指令のもとで、この自
動製造装置中で、同時に処理し得る事も上記説明
より明らかである。
以上説明したように本発明によれば半導体装置
の多品種少量生産の効率化及び技術革新に対応す
る工程変更の効率化が可能なので、半導体IC等
の半導体装置の製造原価の低減、納期の短縮及び
製造設備の削減等を図ることができる。
の多品種少量生産の効率化及び技術革新に対応す
る工程変更の効率化が可能なので、半導体IC等
の半導体装置の製造原価の低減、納期の短縮及び
製造設備の削減等を図ることができる。
第１図は従来の自動製造装置の構成図で、第２
図は本発明の方法の一実施例に使用する自動製造
装置の構成図である。 図に於て、１は第１の酸化装置、２は第１の化
学気相成長装置、３は第１のフオト・リソグラフ
イ装置、４は第２の酸化装置、５はプラズマ・エ
ツチング装置、６は第３の酸化装置、７は第２の
化学気相成長装置、８は第２のフオト・リソグラ
フイ装置、９はイオン注入装置、１０はレジスト
剥離装置、１１は第３の化学気相成長装置、１２
は第３のフオト・リソグラフイ装置、１３はアニ
ール装置、１４は蒸着装置、１５は第４のフオ
ト・リソグラフイ装置、１６は第４の化学気相成
長装置、１７は第５のフオト・リソグラフイ装
置、１８はウエーハ・トラツク、１９はウエー
ハ・ローダ、２０はウエーハ・アンローダ、２１
は被処理基板搬送方向矢印し、２２は移し変え機
構、２３はウエーハ検出装置、を表わす。
図は本発明の方法の一実施例に使用する自動製造
装置の構成図である。 図に於て、１は第１の酸化装置、２は第１の化
学気相成長装置、３は第１のフオト・リソグラフ
イ装置、４は第２の酸化装置、５はプラズマ・エ
ツチング装置、６は第３の酸化装置、７は第２の
化学気相成長装置、８は第２のフオト・リソグラ
フイ装置、９はイオン注入装置、１０はレジスト
剥離装置、１１は第３の化学気相成長装置、１２
は第３のフオト・リソグラフイ装置、１３はアニ
ール装置、１４は蒸着装置、１５は第４のフオ
ト・リソグラフイ装置、１６は第４の化学気相成
長装置、１７は第５のフオト・リソグラフイ装
置、１８はウエーハ・トラツク、１９はウエー
ハ・ローダ、２０はウエーハ・アンローダ、２１
は被処理基板搬送方向矢印し、２２は移し変え機
構、２３はウエーハ検出装置、を表わす。
Claims (1)
- １ 半導体装置のウエーハ・プロセス工程におい
て、一つの閉ループ状に形成せしめたウエーハ・
トラツクの周辺に該ウエーハ・トラツクとそれぞ
れ順次直列に係合するウエーハ・ローダと、該ウ
エーハ・プロセス工程に必要な異種類のウエーハ
処理装置を少なくとも一台ずつと、ウエーハ・ア
ンローダと、更に該ウエーハ処理装置と係合する
部分に、検出装置と移し変え機構とを設け、基板
の種類を示すマーク・パターンを検出装置によつ
て識別し前記ウエーハ・トラツクを経て所望の処
理条件に設定した所望のウエーハ処理装置を、所
望の順序で所望の回数通過せしめて、半導体基板
を加工することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225180A JPS56169343A (en) | 1980-05-30 | 1980-05-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225180A JPS56169343A (en) | 1980-05-30 | 1980-05-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169343A JPS56169343A (en) | 1981-12-26 |
| JPS6318855B2 true JPS6318855B2 (ja) | 1988-04-20 |
Family
ID=13483882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7225180A Granted JPS56169343A (en) | 1980-05-30 | 1980-05-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169343A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105742B2 (ja) * | 1983-11-28 | 1994-12-21 | 株式会社日立製作所 | 真空処理方法及び装置 |
| JPS60245236A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体製造装置 |
| JP2634795B2 (ja) * | 1985-05-28 | 1997-07-30 | 日本電気株式会社 | ウエハ処理装置 |
| JPH01239914A (ja) * | 1988-03-22 | 1989-09-25 | Tokyo Electron Ltd | 枚葉処理装置 |
| JPH0648846Y2 (ja) * | 1988-08-17 | 1994-12-12 | カシオ計算機株式会社 | 薄膜デバイスの製造設備 |
| JPH07101706B2 (ja) * | 1988-09-14 | 1995-11-01 | 富士通株式会社 | ウェーハの連続処理装置及び連続処理方法 |
| US5536128A (en) * | 1988-10-21 | 1996-07-16 | Hitachi, Ltd. | Method and apparatus for carrying a variety of products |
| CN111354663A (zh) * | 2019-05-30 | 2020-06-30 | 乐清市芮易经济信息咨询有限公司 | 半导体片清洗设备 |
-
1980
- 1980-05-30 JP JP7225180A patent/JPS56169343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169343A (en) | 1981-12-26 |
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