JPS63187732A - パリテイ計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔）既要〕 並列信号の、一方の直列信号内の所定時間領域には論理
“０”のビットを固定的に割当て、二組のデータを排他
論理和回路に入力し、所定時間領域においては排他論理
和結果およびその反転とをＪＫフリップフロップに人力
し、その他の時間領域には排他論理和結果を二重にＪＫ
フリップフロツブに入力することにより、並列信号を構
成する総てのデータビットをパリティ計数の対象とし、
パリティ検査を並列信号にも適用可能とする。

〔産業上の利用分野〕

本発明は、並列信号に対してパリティ計数を実行゛する
パリティ計数回路の改良に関する。

二進データの誤りを検出する方法の一つとして、パリテ
ィ検査が広く採用されている。

一方直列二進データの伝送時間を短縮する方法の一つと
して、該直列二進データを構成する各ビア）を二組に交
互に分配して二組の直列二進データを構成し、該二組の
直列二進データを並行して２収ている 伝送する所謂並列信号方式が広く採用怪←÷→→。

かかる並列信号に対しても、前述のパリティ検査が支障
なく適用可能とすることが望まれる。

〔従来の技術〕

第４図は直列信号の一例を示す図であり、第５図は本発
明の対象となる並列信号の一例を示す図であり、第６図
は従来あるパリティ計数回路の一例を示す図である。

第４図において、１個の制御ビットＧと、ｎ個のデータ
ビットＢ１乃至Ｂｎから構成される直列信号りが伝送さ
れる場合、制御ビットＧを除く総てのデータビットＢ１
乃至Ｂｎに対しパリティ検査を実行する場合には、冬時
間領域’ｒｓｉ乃至ＴＳｎ毎に伝送されるデータビット
Ｂ１乃至Ｂｎの内、論理“１”に設定されているデータ
ビット数を計数し、計数結果が奇数であるか否か（奇数
パリティ検査の場合）を判定し、制御ビットＧが伝送さ
れる時間領域ＴＳＯに計数結果をリセットすることとな
る。

かかる直列信号りを、第５図に示す如き並列信号ＧＤに
変換することにより、所要伝送時間は約１／２に短縮さ
れる。

かかる並列信号ＣＤに前述と同様のパリティ検査を適用
する為に、従来第６図に示す如きパリティ計数回路が使
用されていた。

第６図において、第５図に示される如き並列信号ＣＤを
構成する二組の直列信号ＤｉおよびＤ２が、排他論理和
回路１に入力されると、排他論理和回路１は直列信号Ｄ
１およびＤ２のそれぞれ対応する時間領域ＴＳａ以降に
人力される制御ビットＧおよびデータピッ）Ｂ１等に対
して排他論理和処理を実行し、排他論理和結果をパリテ
ィ計数回路２に入力する。

パリティ計数回路２は、直列信号Ｄ１に制御ピッ）Ｇが
伝送される時間領域ＴＳａに同期して入力されるリセッ
ト信号Ｒ３によりリセットされた後、排他論理和回路ｌ
から時間領域ＴＳｂ以降、順次入力される排他論理和結
果の内、論理“１”に設定されているビット数を計数し
、計数結果を１ビツトのパリティ計数信号Ｐとして出力
する。

その結果、データＤ２の時間領域ＴＳａに伝送。

されるデータピッ１−Ｂｌは、パリティ計数回路２によ
る計数に含まれぬこととなる。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如（、従来あるパリティ計数回
路においては、リセット信号Ｒ５が入力される時間領域
ＴＳａに伝送されるデータビットＢ１がパリティ計数に
含まれぬこととなり、正確なパリティ検査が実行出来ず
、或いは時間領域ＴＳａにおいてデータピッ）Ｂｌの伝
送が不可能となる問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、ＤｌおよびＤ２は並列信号を構成する
二組の直列１３号であり、一方の直列信号Ｄｌ内の予め
定められた時間領域ＴＳＯには論理“０”のビア）を固
定的に割当てる。

１００は、二組の直列二進データＤ１、Ｄ２を入力し、
それぞれ対応する時間領域に割当てられたビット相互の
排他論理和処理を実行する排他論理和回路である。

２００は、排他論理和回路１００の出力する排他論理和
信号ｊの論理値を反転する否定回路である。

３００は、予め定められた時間領域ＴＳＯには否定回路
２００が出力する論理値を反転された排他論理和信号ｊ
を選択して出力し、予め定められた時間領域ＴＳＯ以外
の時間領域には排他論理和回路１００が出力する排他論
理和信号ｊを選択して出力する選択回路である。

４００は、排他論理和信号ｊをＪ端子に受信し、選択回
路３００から出力される選択された信号をに端子に受信
し、出力端子Ｑにパリティ計数信号Ｐを出力するＪＫフ
リップフロップである。

〔作用〕

予め定められた時間領域ＴＳＯに、排他論理和回路１０
０から出力される排他論理和信号ｊは、他方のデータＤ
２により伝送されるデータビットＢ１の論理値を示すこ
ととなる。

従ってＪＫフリップフロップ４００にはデータピッ１−
Ｂｌの論理値がその侭Ｊ端子に、また反転されてに端子
に入力される為、ＪＫフリップフロップ４００にはデー
タビットＢ１の論理値から計数が開始されることとなる
。

従って、他方の直列信号の予め定められた時間領域に割
当てられたビットを含むパリティ計数が可能となり、並
列信号に対しても正確なパリティ検査が実行可能となる
。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例によるパリティ計数回路を示
す図であり、第３図は第２図におけるパリティ計数過程
を例示する図である。なお、全図を通じて同一符号は同
一対象物を示す。

第２図においては、論理積回路３０１および３０Ｚ、否
定回路３ＯＮ、並びに論理和回路３０４が、選択回路３
００を構成している。

また第３図においては、論理“Ｏ”に固定的に設定され
た１個の制御ビットＧと、１１個のデータビン）Ｂｌ乃
至Ｂｌｌからそれぞれ構成され、時間領域ＴＳＯ乃至Ｔ
Ｓ５に直列信号ＤＩおよびＤ２として順次伝送される並
列信号ＧＤ１、並びに時間領域ＴＳＯ’乃至ＴＳ５“に
直列信号ＤＩおよびＤ２として順次伝送される並列信号
ＧＤ２が示されている。

なお並列信号ＣＤＩを構成するデータピッ）Ｂ１は論理
“１”に設定され、並列信号ＧＤ２を構成するデータビ
ットＢ１は論理“０”に設定されている他は、データビ
ットＢ２乃至Ｂｌｌの論理値は、両皿列信号ＧＤＩおよ
びＧＤ２共一致している。

第２図および第３図において、時間領域ＴＳＯに直列信
号Ｄ１の制御ピッ）Ｇ−論理“０”および直列信号Ｄ２
のデータビン）Ｂｌ−論理“１”が排他論理和回路１０
０に入力されると、排他論理和回路１００は制御ビン）
Ｇ（“０”）およびデータビットＢｌ（“１”）に対し
て排他論理和処理を実行し、出力する排他論理和信号ｊ
をデータピントＢｌと同一の論理値＝論理“１”に設定
する。

排他論理相信号ｊ　（“Ｉ”）は、ＪＫフリップフロッ
プ（ＦＦ）４００のＪ端子、論理積回路３（１１および
否定回路２００に入力される。

否定回路２００は、入力された排他論理和信号ｊ　（“
工”）の論理値を反転して否定信号ｊｎ＝論理“０”を
出力し、論理積回路３０２に入力する。

一方リセット信号Ｒ３は、時間領域ＴＳＯにおいてのみ
論理“０”に設定され、その他の時間領域ＴＳＩ乃至Ｔ
Ｓ５においては論理“１”に設定される。

従って時間領域ＴＳＯにおいては論理積回路３０１が遮
断状態にあり、論理積回路３０２が導通状態にある。

従って否定回路２００から出力される否定信号ｊｎ（“
０”）が論理積回路３０２を介して論理和回路３０４に
入力され、論理和信号に＝論理″０″としてＪＫフリッ
プフロップ４００のに端子に入力される。

ＪＫフリップフロップ４００は、Ｊ端子に排他論理和信
号ｊ　（“ｌ”）が入力され、Ｋ端子に否定信号ｊｎ（
“０”）が入力された状態で、端子ＣＫに入力されるク
ロック信号ＣＬが時間領域ＴＳｌの始点で論理“０”か
ら論理“１”に変化すると、端子Ｑから出力する出力信
号ｑを論理“１”に設定する。

以上により、ＪＫフリップフロップ４００は時間領域Ｔ
ＳＩにおける出力信号ｑを、時間領域ＴＳＯにおける排
他論理和信号ｊの論理値、即ちデータピッ）Ｂｌの論理
値と同一の論理値（“１”）に設定し、データビットＢ
１から論理“１”を計数したこととなる。

次に時間領域ＴＳＩにおいて、直列信号Ｄ１のデータビ
ットＢ２＝論理“１″および直列信号Ｄ２のデータビッ
トＢ３＝論理“１”が排他論理和回路１００に入力され
ると、排他論理和回路１００は排他論理和処理の結果排
他論理和信号ｊを論理“０”に設定し、ＪＫフリップフ
ロップ４００のＪ端子、論理積回路３０１および否定回
路２００に入力する。

否定回路２００は、入力される排他論理和信号″′″ｊ
　（“０”）の論理値を反転して否定信号ｊｎ＝論理“
１”を出力し、論理積回路３０２に入力する。

一方リセット信号Ｒ３は、時間領域ＴＳＬにおいては論
理“１”に設定されている為、論理積回路３０１が導通
状態にあり、論理積回路３０２が遮断状態にある。

従って排他論理和回路１．００から出力される排他論理
和信号ｊ　（“０”）が論理積回路３０１および論理和
回路３０４を介して、論理和信号に＝論理“０″として
ＪＫフリップフロンブ４００のに端子に入力される。

ＪＫフリップフロップ４００は、Ｊ端子に排他論理和信
号ｊ　（“Ｏ”）が入力され、Ｋ端子に論理和信号ｋ（
“０”）が入力された状態で、端子ＣＫに入力されるク
ロック信号ＣＬが時間領域ＴＳ２の始点で論理“０”か
ら論理“１”に変化すると、端子Ｑから出力する出力信
号ｑを現状の侭論理“１″に保持する。

以上により、ＪＫフリップフロンプ４００は時９間領域
ＴＳＩにおける論理“１”のデータビットＢ２およびＢ
３を２個、出力信号ｑ（“１”）に加算した結果、時間
領域ＴＳ２の出力信号ｑを、時間領域ＴＳＩと同一の論
理“１”に維持したこととなる。

次に時間領域ＴＳ２において、直列信号Ｄ１のデータビ
ットＢ４＝論理“１”および直列信号Ｄ２のデータピッ
）Ｂ５＝論理“０”が排他論理和回路１００に入力され
ると、排他論理和回路１００は排他論理和処理の結果排
他論理和信号ｊを論理“１″に設定し、ＪＫフリップフ
ロップ４００のＪ端子、論理積回路３０１および否定回
路２００に入力する。

否定回路２００は、入力される排他論理和信号ｊ　（“
１”）の論理値を反転して否定信号ｊｎ＝論理“０”を
出力し、論理積回路３０２に入力する。

リセット信号Ｒ３は、時間領域ＴＳ２においても論理“
１”に設定されている為、論理積回路３０１が導通状態
にあり、論理積回路３０２が遮断状態にある。

従って排他論理和回路１００から出力される排他論理和
信号ｊ　（“１”）が論理積回路３０１および論理和回
路３０４を介して、論理和信号に＝論理“１”としてＪ
Ｋフリップフロップ４００のに端子に入力される。

ＪＫフリンブフロフブ４００は、Ｊ端子に排他論理和信
号ｊ　（“１”）が入力され、Ｋ端子に論理和信号ｋ（
“１”）が入力された状態で、端子ＣＫに入力されるク
ロック信号ＣＬが時間領域ＴＳ３の始点で論理“０”か
ら論理“１”に変化すると、端子Ｑから出力する出力信
号ｑの論理値を、論理“１”から論理“０”に反転する
。

以上により、ＪＫフリンブフロップ４００は時間領域Ｔ
Ｓ２における論理”１”のデータビットＢ４を１個、出
力信号ｑ　（“１”）に加算した結果、時間領域ＴＳ３
の出力信号ｑを、時間領域ＴＳ２における論理“１゛か
ら反転して論理“０”に設定したこととなる。

以下、時間領域ＴＳ３乃至ＴＳ５において前述と同様の
過程を繰返すことにより、論理“１”に設定されたデー
タビットＢ７およびＢＩＯを計数した結果、ＪＫフリッ
プフロップ４００は時間領域ＴＳＯ“の始点で出力信号
ｑを論理“０”に設定する。

即ち出力信号ｑは論理“Ｏ”に設定されることにより、
並列信号ＣＤＩを構成するデータビットＢ１乃至Ｂ１１
内に、論理“１”に設定されたデータビットが偶数個（
Ｂｌ、Ｂ２、Ｂ３、Ｂ４、Ｂ７およびＢ１０）存在する
ことを示す。

出力信号ｑは、遅延回路５００を介してフリップフロッ
プ（ＦＦ）７００のＤ端子に人力される。

フリップフロップ７００は、論理和回路６００を介して
ＣＫ端子に入力されるクロック信号ＣＬおよびリセット
信号Ｒ３が共に論理“０”から論理“１”に変化する時
点、即ち時間領域ＴＳＩ。

の始点において、Ｄ端子に入力される出力信号ｑ＝論理
“０”を設定し、端子Ｑから出力するパリティ計数信号
Ｐを論理“０゛に設定し、並列信号ＣＤ内における論理
“１”の計数結果が偶数であったことを表示する。

一方並列信号ＧＤ２が排他論理和回路１００に人力され
た場合にも、並列信号ＧＤＬにおけると同様の過程でパ
リティ計数が実行されるが、並列信号ＧＤ２においては
、時間領域ＴＳＯ’に人力されるデータビットＢ１が論
理“０”に設定されている為、ＪＫフリップフロップ４
００は時間領域ＴＳＩ’の始点で出力信号ｑを論理“Ｏ
”に設定し、時間領域ＴＳＯ’における論理“１”に設
定されたデータビットの計数結果（存在せず）を示す。

その他の時間領域ＴＳＩ’乃至ＴＳ５“におけるパリテ
ィ計数過程は、並列信号ＧＤ１におけると同様であるが
、計数初期値がデータビットＢ１だけ異なる為、出力信
号ｑの論理値は並列信号ＧＤ１における場合と反転され
ている。

以上の説明から明らかな如く、本実施例によれば、リセ
ット信号Ｒ３が入力される時間領域ＴＳＯに入力される
データビットＢｌからパリティ計数が開始されることと
なり、正確なパリティ計数が可能となる。

なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば並列信号ＣＤＩおよびＧＤ２を構成する
データビット数、並びに各データビットＢ１乃至Ｂｌｌ
の論理値は図示されるものに限定されることは無（、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変わらない。

〔発明の効果〕

以上、本発明によれば、並列信号を構成する総てのデー
タビットがパリティ計数の対象となり、並列信号に対し
ても正確なパリティ検査が実行可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるパリティ計数回路を示す図、第３図は第２図
におけるパリティ計数過程を例示する図、第４図は直列
信号の一例を示す図、第５図は本発明の対象となる並列
信号の一例を示す図、第６図は従来あるパリティ計数回
路の一例を示す図である。 図において、１および１００は排他論理和回路、２はパ
リティ計数回路、２００および３０３は否定回路、３０
０は選択回路、３．０１および３０２は論理積回路、３
０４および６００は論理和回路、４００はＪＫフリップ
フロップ（ＦＦ）、５００は遅延回路、７００はフリッ
プフロップ（ＦＦ）、第２ｐ１（こあ１するパリティ言
十〇Ｖ配摩Ｚ？５　３　　図 直列信号 第　４　図 外列信号 第５図 γχ来とろハこソティ吉十４文同詣シ 第　　乙　　球］

Claims (1)

1. 【特許請求の範囲】 二組の直列信号（Ｄ１、Ｄ２）から構成される並列信号
   の、一方の直列信号（Ｄ１）内の予め定められた時間領
   域（ＴＳ０）には論理“０”を固定的に割当て、 前記二組の直列信号（Ｄ１、Ｄ２）を入力し、各時間領
   域に割当てられたビット相互の排他論理和処理を実行す
   る排他論理和回路（１００）と、該排他論理和回路（１
   ００）の出力する排他論理和信号（ｊ）の論理値を反転
   する否定回路（２００）と、 前記予め定められた時間領域（ＴＳ０）には前記否定回
   路（２００）が出力する論理値を反転された排他論理和
   信号（ｊ）を選択して出力し、前記予め定められた時間
   領域（ＴＳ０）以外の時間領域には前記排他論理和回路
   （１００）が出力する前記排他論理和信号（ｊ）を選択
   して出力する選択回路（３００）と、 前記排他論理和信号（ｊ）をＪ端子に受信し、前記選択
   回路（３００）から出力される選択された信号をＫ端子
   に受信し、出力端子（Ｑ）にパリティ計数信号（Ｐ）を
   出力するＪＫフリップフロップ（４００）とを設け、 前記他方の直列二進データ（Ｄ２）の前記予め定められ
   た時間領域に割当てられたビットを含むパリティ計数を
   可能とすることを特徴とするパリティ計数回路。