JPH0411137B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 並列信号の、一方の直列信号内の所定時間領域
には論理“０”のビツトを固定的に割当て、二組
のデータを排他論理和回路に入力し、所定時間領
域においては排他論理和結果およびその反転とを
JKフリツプフロツプに入力し、その他の時間領
域には排他論理和結果を二重にJKフリツプフロ
ツプに入力することにより、並列信号を構成する
総てのデータビツトをパリテイ計数の対象とし、
パリテイ検査を並列信号にも適用可能とする。

〔産業上の利用分野〕

本発明は、並列信号に対してパリテイ計数を実
行するパリテイ計数回路の改良に関する。

二進データの誤りを検出する方法の一つとし
て、パリテイ検査が広く採用されている。

一方直列二進データの伝送時間を短縮する方法
の一つとして、該直列二進データを構成する各ビ
ツトを二組に交互に分配して二組の直列二進デー
タを構成し、該二組の直列二進データを並行して
伝送する所謂並列信号方式が広く採用されてい
る。

かかる並列信号に対しても、前述のパリテイ検
査が支障なく適用可能とすることが望まれる。

〔従来の技術〕

第４図は直列信号の一例を示す図であり、第５
図は本発明の対象となる並列信号の一例を示す図
であり、第６図は従来あるパリテイ計数回路の一
例を示す図である。

第４図において、１個の制御ビツトＧと、ｎ個
のデータビツトＢ１乃至Bnから構成される直列
信号Ｄが伝送される場合、制御ビツトＧを除く総
てのデータビツトＢ１乃至Bnに対しパリテイ検
査を実行する場合には、各時間領域TS１乃至
TSn毎に伝送されるデータビツトＢ１乃至Bnの
内、論理“１”に設定されているデータビツト数
を計数し、計数結果が奇数であるか否か（奇数パ
リテイ検査の場合）を判定し、制御ビツトＧが伝
送される時間領域TS０に計数結果をリセツトす
ることとなる。

かかる直列信号Ｄを、第５図に示す如き並列信
号GDに変換することにより、所要伝送時間は約
１／２に短縮される。

かかる並列信号GDに前述と同様のパリテイ検
査を適用する為に、従来第６図に示す如きパリテ
イ計数回路が使用されていた。

第６図において、第５図に示される如き並列信
号GDを構成する二組の直列信号Ｄ１およびＤ２
が、排他論理和回路１に入力されると、排他論理
和回路１は直列信号Ｄ１およびＤ２のそれぞれ対
応する時間領域TSa以降に入力される制御ビツト
ＧおよびデータビツトＢ１等に対して排他論理和
処理を実行し、排他論理和結果をパリテイ計数回
路２に入力する。

パリテイ計数回路２は、直列信号Ｄ１に制御ビ
ツトＧが伝送される時間領域TSaに同期して入力
されるリセツト信号RSによりリセツトされた後、
排他論理和回路１から時間領域TSb以降、順次入
力される排他論理和結果の内、論理“１”に設定
されているビツト数を計数し、計数結果を１ビツ
トのパリテイ計数信号Ｐとして出力する。

従つて、パリテイ計数信号Ｐは、時間領域TSa
に伝送される制御ビツトＧとデータビツトＢ１と
を除いたデータビツトＢ２〜Bnに対するパリテ
イ計数結果を示すことになり、データビツトＢ１
は、パリテイ計数回路２による計数に含まれぬこ
ととなる。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来あるパリテ
イ計数回路においては、リセツト信号RSが入力
される時間領域TSaに伝送されるデータビツトＢ
１がパリテイ計数に含まれぬこととなり、正確な
パリテイ検査が実行出来ず、或いは時間領域TSa
においてデータビツトＢ１の伝送が不可能となる
問題点があつた。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、Ｄ１およびＤ２は並列信号を
構成する二組の直列信号であり、一方の直列信号
Ｄ１内の予め定められた時間領域TS０には論理
“０”のビツトを固定的に割当てる。

１００は、二組の直列二進データＤ１，Ｄ２を
入力し、それぞれ対応する時間領域に割当てられ
たビツト相互の排他論理和処理を実行する排他論
理和回路である。

２００は、排他論理和回路１００の出力する排
他論理和信号ｊの論理値を反転する否定回路であ
る。

３００は、予め定められた時間領域TS０には
否定回路２００が出力する論理値を反転された排
他論理和信号ｊを選択して出力し、予め定められ
た時間領域TS０以外の時間領域には排他論理和
回路１００が出力する排他論理和信号ｊを選択し
て出力する選択回路である。

４００は、排他論理和信号ｊをＪ端子に受信
し、選択回路３００から出力される選択された信
号をＫ端子に受信し、出力端子Ｑにパリテイ計数
信号Ｐを出力するJKフリツプフロツプである。

〔作用〕

予め定められた時間領域TS０に、排他論理和
回路１００から出力される排他論理和信号ｊは、
他方のデータＤ２により伝送されるデータビツト
Ｂ１の論理値を示すこととなる。

従つてJKフリツプフロツプ４００にはデータ
ビツトＢ１の論理値がその侭Ｊ端子に、また反転
されてＫ端子に入力される為、JKフリツプフロ
ツプ４００にはデータビツトＢ１の論理値から計
数が開始されることとなる。

従つて、他方の直列信号の予め定められた時間
領域に割当てられたビツトを含む全てのデータビ
ツトのパリテイ計数が可能となり、並列信号に対
しても正確なパリテイ検査が実行可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明す
る。第２図は本発明の一実施例によるパリテイ計
数回路を示す図であり、第３図は第２図における
パリテイ計数過程を例示する図である。なお、全
図を通じて同一符号は同一対象物を示す。

第２図においては、論理積回路３０１および３
０２、否定回路３０３、並びに論理和回路３０４
が、選択回路３００を構成している。

また第３図において、論理“０”に固定的に設
定された１個の制御ビツトＧと、11個のデータビ
ツトＢ１乃至Ｂ１１からそれぞれ構成され、時間
領域TS０乃至TS５に直列信号Ｄ１およびＤ２と
して順次伝送される並列信号GD１、並びに時間
領域TS０′乃至TS５′に直列信号Ｄ１およびＤ２
として順次伝送される並列信号GD２が示されて
いる。

なお並列信号GD１を構成するデータビツトＢ
１は論理“１”に設定され、並列信号GD２を構
成するデータビツトＢ１は論理“０”に設定され
ている他は、データビツトＢ２乃至Ｂ１１の論理
値は、両並列信号GD１およびGD２共一致して
いる。

第２図および第３図において、時間領域TS０
に直列信号Ｄ１の制御ビツトＧ＝論理“０”およ
び直列信号Ｄ２のデータビツトＢ１＝論理“１”
が排他論理和回路１００に入力されると、排他論
理和回路１００は制御ビツトＧ（“０”）およびデ
ータビツトＢ１（“１”）に対して排他論理和処理
を実行し、出力する排他論理和信号ｊをデータビ
ツトＢ１と同一の論理値＝論理“１”に設定す
る。

排他論理和信号ｊ（“１”）は、JKフリツプフロ
ツプ（FF）４００のＪ端子、論理積回路３０１
および否定回路２００に入力される。

否定回路２００は、入力された排他論理和信号
ｊ（“１”）の論理値を反転して否定信号jn＝論理
“０”を出力し、論理積回路３０２に入力する。

一方リセツト信号RSは、時間領域TS０におい
てのみ論理“０”に設定され、その他の時間領域
TS１乃至TS５においては論理“１”に設定され
る。

従つて時間領域TS０においては論理積回路３
０１が遮断状態にあり、論理積回路３０２が導通
状態にある。

従つて否定回路２００から出力される否定信号
jn（“０”）が論理積回路３０２を介して論理和回
路３０４に入力され、論理和信号ｋ＝論理“０”
としてJKフリツプフロツプ４００のＫ端子に入
力される。

JKフリツプフロツプ４００は、Ｊ端子に排他
論理和信号ｊ（“１”）が入力され、Ｋ端子に否定
信号jn（“０”）が入力された状態で、端子CKに入
力されるクロツク信号CLが時間領域TS１の始点
で論理“０”から論理“１”に変化すると、端子
Ｑから出力する出力信号ｑを論理“１”に設定す
る。

以上により、JKフリツプフロツプ４００は時
間領域TS１における出力信号ｑを、時間領域TS
０における排他論理和信号ｊの論理値、即ちデー
タビツトＢ１の論理値と同一の論理値（“１”）に
設定し、データビツトＢ１から論理“１”を計数
したこととなる。

次に時間領域TS１において、直列信号Ｄ１の
データビツトＢ２＝論理“１”および直列信号Ｄ
２のデータビツトＢ３＝論理“１”が排他論理和
回路１００に入力されると、排他論理和回路１０
０は排他論理和処理の結果排他論理和信号ｊを論
理“０”に設定し、JKフリツプフロツプ４００
のＪ端子、論理積回路３０１および否定回路２０
０に入力する。

否定回路２００は、入力される排他論理和信号
ｊ（“０”）の論理値を反転して否定信号jn＝論理
“１”を出力し、論理積回路３０２に入力する。

一方リセツト信号RSは、時間領域TS１におい
ては論理“１”に設定されている為、論理積回路
３０１が導通状態にあり、論理積回路３０２が遮
断状態にある。

従つて排他論理和回路１００から出力される排
他論理和信号ｊ（“０”）が論理積回路３０１およ
び論理和回路３０４を介して、論理和信号ｋ＝論
理“０”としてJKフリツプフロツプ４００のＫ
端子に入力される。

JKフリツプフロツプ４００は、Ｊ端子に排他
論理和信号ｊ（“０”）が入力され、Ｋ端子に論理
和信号ｋ（“０”）が入力された状態で、端子CKに
入力されるクロツク信号CLが時間領域TS２の始
点で論理“０”から論理“１”に変化すると、端
子Ｑから出力する出力信号ｑを現状の侭論理
“１”に保持する。

以上により、JKフリツプフロツプ４００は時
間領域TS１における論理“１”のデータビツト
Ｂ２およびＢ３を２個、出力信号ｑ（“１”）に加
算した結果、時間領域TS２の出力信号ｑを、時
間領域TS１と同一の論理“１”に維持したこと
となる。

次に時間領域TS２において、直列信号Ｄ１の
データビツトＢ４＝論理“１”および直列信号Ｄ
２のデータビツトＢ５＝論理“０”が排他論理和
回路１００に入力されると、排他論理和回路１０
０は排他論理和処理の結果排他論理和信号ｊを論
理“１”に設定し、JKフリツプフロツプ４００
のＪ端子、論理積回路３０１および否定回路２０
０に入力する。

否定回路２００は、入力される排他論理和信号
ｊ（“１”）の論理値を反転して否定信号jn＝論理
“０”を出力し、論理積回路３０２に入力する。

リセツト信号RSは、時間領域TS２においても
論理“１”に設定されている為、論理積回路３０
１が導通状態にあり、論理積回路３０２が遮断状
態にある。

従つて排他論理和回路１００から出力される排
他論理和信号ｊ（“１”）が論理積回路３０１およ
び論理和回路３０４を介して、論理和信号ｋ＝論
理“１”としてJKフリツプフロツプ４００のＫ
端子に入力される。

JKフリツプフロツプ４００は、Ｊ端子に排他
論理和信号ｊ（“１”）が入力され、Ｋ端子に論理
和信号ｋ（“１”）が入力された状態で、端子CKに
入力されるクロツク信号CLが時間領域TS３の始
点で論理“０”から論理“１”に変化すると、端
子Ｑから出力する出力信号ｑの論理値を、論理
“１”から論理“０”に反転する。

以上により、JKフリツプフロツプ４００は時
間領域TS２における論理“１”のデータビツト
Ｂ４を１個、出力信号ｑ（“１”）に加算した結果
時間領域TS３の出力信号ｑを、時間領域TS２に
おける論理“１”から反転して論理“０”に設定
したこととなる。

以下、時間領域TS３乃至TS５において前述と
同様の過程を繰返すことにより、論理“１”に設
定されたデータビツトＢ７およびＢ１０を計数し
た結果、JKフリツプフロツプ４００は時間領域
TS０′の始点で出力信号ｑを論理“０”に設定す
る。

即ち出力信号ｑは論理“０”に設定されること
により、並列信号GD１を構成するデータビツト
Ｂ１乃至Ｂ１１内に、論理“１”に設定されたデ
ータビツトが偶数個（Ｂ１，Ｂ２，Ｂ３，Ｂ４，
Ｂ７およびＢ１０）存在することを示す。

出力信号ｑは、遅延回路５００を介してフリツ
プフロツプ（FF）７００のＤ端子に入力される。

フリツプフロツプ７００は、論理和回路６００
を介してCK端子に入力されるクロツク信号CLお
よびリセツト信号RSが共に論理“０”から論理
“１”に変化する時点、即ち時間領域TS１′の始
点において、Ｄ端子に入力される出力信号ｑ＝論
理“０”を設定し、端子Ｑから出力するパリテイ
計数信号Ｐを論理“０”に設定し、並列信号GD
内における論理“１”の計数結果が偶数であつた
ことを表示する。

一方並列信号GD２が排他論理和回路１００に
入力された場合にも、並列信号GD１におけると
同様の過程でパリテイ計数が実行されるが、並列
信号GD２においては、時間領域TS０′に入力さ
れるデータビツトＢ１が論理“０”に設定されて
いる為、JKフリツプフロツプ４００は時間領域
TS１′の始点で出力信号ｑを論理“０”に設定
し、時間領域TS０′における論理“１”に設定さ
れたデータビツトの計数結果（存在せず）を示
す。

その他の時間領域TS１′乃至TS５′におけるパ
リテイ計数過程は、並列信号GD１におけると同
様であるが、計数初期値がデータビツトＢ１だけ
異なる為、出力信号ｑの論理値は並列信号GD１
における場合と反転されている。

以上の説明から明らかな如く、本実施例によれ
ば、リセツト信号RSが入力される時間領域TS０
に入力されるデータビツトＢ１からパリテイ計数
が開始されることとなり、正確なパリテイ計数が
可能となる。

なお、第２図および第３図はあく迄本発明の一
実施例に過ぎず、例えば並列信号GD１および
GD２を構成するデータビツト数、並びに各デー
タビツトＢ１乃至Ｂ１１の論理値は図示されるも
のに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わ
らない。

〔発明の効果〕

以上、本発明によれば、並列信号を構成する総
てのデータビツトがパリテイ計数の対象となり、
並列信号に対しても正確なパリテイ検査が実行可
能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発
明の一実施例によるパリテイ計数回路を示す図、
第３図は第２図におけるパリテイ計数過程を例示
する図、第４図は直列信号の一例を示す図、第５
図は本発明の対象となる並列信号の一例を示す
図、第６図は従来あるパリテイ計数回路の一例を
示す図である。 図において、１および１００は排他論理和回
路、２はパリテイ計数回路、２００および３０３
は否定回路、３００は選択回路、３０１および３
０２は論理積回路、３０４および６００は論理和
回路、４００はJKフリツプフロツプ（FF）、５
００は遅延回路、７００はフリツプフロツプ
（FF）、を示す。

Claims (1)

1. 【特許請求の範囲】 １ 二組の直列信号Ｄ１，Ｄ２から構成される並
   列信号の、一方の直列信号Ｄ１内の予め定められ
   た時間領域TS０には論理“０”を固定的に割当
   て、 前記二組の直列信号Ｄ１，Ｄ２を入力し、各時
   間領域に割当てられたビツト相互の排他論理和処
   理を実行する排他論理和回路１００と、 該排他論理和回路１００の出力する排他論理和
   信号ｊの論理値を反転する否定回路２００と、 前記予め定められた時間領域TS０には前記否
   定回路２００が出力する論理値が反転された排他
   論理和信号jnを選択して出力し、 前記予め定められた時間領域TS０以外の時間
   領域には前記排他論理和回路１００が出力する前
   記排他論理和信号ｊを選択して出力する選択回路
   ３００と、 前記排他論理和信号ｊをＪ端子に受信し、前記
   選択回路３００から出力される選択された信号を
   Ｋ端子に受信し、出力端子Ｑにパリテイ計数信号
   Ｐを出力するJKフリツプフロツプ４００とを設
   け、 前記一方の直列信号のデータＤ１内の予め定め
   られた時間領域に固定的に割り当てられたビツト
   を除く前記二組の直列信号Ｄ１，Ｄ２の全てのビ
   ツトを対象としたパリテイ検査結果を示すパリテ
   イ計数信号Ｐが求まるようにしたことを特徴とす
   るパリテイ計数回路。