JPS63187662A - 受光装置 - Google Patents
受光装置Info
- Publication number
- JPS63187662A JPS63187662A JP62019996A JP1999687A JPS63187662A JP S63187662 A JPS63187662 A JP S63187662A JP 62019996 A JP62019996 A JP 62019996A JP 1999687 A JP1999687 A JP 1999687A JP S63187662 A JPS63187662 A JP S63187662A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- light receiving
- silicon layer
- photo detector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000013078 crystal Substances 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 8
- 210000000746 body region Anatomy 0.000 abstract 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- -1 arsenic ions Chemical class 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 229910003437 indium oxide Inorganic materials 0.000 description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリ送信装置等に使用して好適な受光
装置に関する。
装置に関する。
本発明はファクシミリ送信装置等に使用して好適な受光
装置であって、絶縁基板上に半導体受光素子とこの半ぶ
棒受光素子に対応して設けられたスイッチング・トラン
ジスタとを備えて成る受光装置において、半導体受光素
子の一方の電ｔｉとスイッチング・トランジスタの基体
領域とを同−精品構造の半導体層から形成する様にした
ことにより、゛ト導体受光素子の一方の電極とスイッチ
ング・トランジスタの基体領域とを同一工程で形成する
ことができる様にし、製造効率の向上を図ることができ
る様にしたものである。
装置であって、絶縁基板上に半導体受光素子とこの半ぶ
棒受光素子に対応して設けられたスイッチング・トラン
ジスタとを備えて成る受光装置において、半導体受光素
子の一方の電ｔｉとスイッチング・トランジスタの基体
領域とを同−精品構造の半導体層から形成する様にした
ことにより、゛ト導体受光素子の一方の電極とスイッチ
ング・トランジスタの基体領域とを同一工程で形成する
ことができる様にし、製造効率の向上を図ることができ
る様にしたものである。
従来、ファクシミリ送信装置に（吏用される受光装置と
して、第９図及び第１０図に夫々その電気回路Ｍ及び要
部断面図を示す様なものが提案されている。
して、第９図及び第１０図に夫々その電気回路Ｍ及び要
部断面図を示す様なものが提案されている。
この受光装置は、石英ガラス基板ｉｌｌ上に半導体受光
素子であるＰｆＮフォト・ダイオード（２）・・・（２
）と、このＰＩＮフォト・ダイオード４２＋・・・（２
）を所定の周期で充電するためのスイッチング用のｎチ
ャン］′、ル絶縁ゲート型電界効果トランジスタ（以下
、ｎＭＯ３ＦＥＴという） （３１−ｉ３１と、このｎ
ＭＯ５ＦＥＴ（３）・（３）のゲート電極に走査用のパ
ルスを供給するためのスキャナ一部（４）とを設けて構
成される。
素子であるＰｆＮフォト・ダイオード（２）・・・（２
）と、このＰＩＮフォト・ダイオード４２＋・・・（２
）を所定の周期で充電するためのスイッチング用のｎチ
ャン］′、ル絶縁ゲート型電界効果トランジスタ（以下
、ｎＭＯ３ＦＥＴという） （３１−ｉ３１と、このｎ
ＭＯ５ＦＥＴ（３）・（３）のゲート電極に走査用のパ
ルスを供給するためのスキャナ一部（４）とを設けて構
成される。
ここにＰＩＮフォト・ダイオード（２）は、第１０図に
示す様に、石英ガラス基板ｆｉｌ上に一方の電極である
下地電極を構成するクロムＣｒからなる金属層（５）と
、高抵抗真性半導体層をなす水素化アモルファス・シリ
コン（ａ−５ｉ；Ｉｔ）層（６）と、透明導電膜をなす
酸化インジウム（［ＴＯ）膜（７）とを順次積層すると
共に、この酸化インジウム層（７）にＳｉＯ□層（８）
の開口（８Ａ）を介して他方のＴＬ極をなすアルミニウ
ム電極（９）を接続することによって構成される。また
、この場合、アルミニウム電極（９）は、所定の負の直
流電圧−ｖｏが供給される直流負電圧入力端子θωに接
υｌされ、ＰＩＮフォト・ダイオード（２）を逆方向に
バイアスする様になされる。
示す様に、石英ガラス基板ｆｉｌ上に一方の電極である
下地電極を構成するクロムＣｒからなる金属層（５）と
、高抵抗真性半導体層をなす水素化アモルファス・シリ
コン（ａ−５ｉ；Ｉｔ）層（６）と、透明導電膜をなす
酸化インジウム（［ＴＯ）膜（７）とを順次積層すると
共に、この酸化インジウム層（７）にＳｉＯ□層（８）
の開口（８Ａ）を介して他方のＴＬ極をなすアルミニウ
ム電極（９）を接続することによって構成される。また
、この場合、アルミニウム電極（９）は、所定の負の直
流電圧−ｖｏが供給される直流負電圧入力端子θωに接
υｌされ、ＰＩＮフォト・ダイオード（２）を逆方向に
バイアスする様になされる。
またスイッチング用のｎＭＯｓ ＦＥＴ（３１は石英ガ
ラス基板（１）上に単結晶シリコン層ａυを形成し、こ
の単結晶シリコン層ａυの中央部をチャンネル領域（Ｉ
ＩＣ）となし、このチャンネル領域（］、ＩＩＣ上にＳ
ｉ０２層０のを介して多結晶シリコン層よりなるゲート
電極（３Ｇ）を設けると共に、チャンネル領域（ＩＩＣ
）の両側のＪｎ結晶シリコン層に砒素イオン八Ｓ゛をイ
オン注入してチャンネル領域（ＩＩＧ）の−例及び他側
に夫々Ｎ°型領域からなるドレイン領域（ＩＩＤ）及び
ソース領域（ＪＩＳ）を形成し、またＳｉ０２層０３の
開口０４１及び（１つを介して夫々ドレイン領域（ＩＩ
Ｄ）及びソース領域（ＩＩｓ） と接続するアルミニウ
ムよりなるドレイン電極（３Ｄ）及びソース電極（３Ｓ
）を設けることによって構成される。この場合、ドレイ
ン電極（３Ｄ）は出力端子ＯＱに接続されると共にソー
ス電極（３Ｓ）はアルミニウム配線層α７）を介してＰ
ＩＮフォト・ダイオード（２）の下地電極（５）に接続
される。
ラス基板（１）上に単結晶シリコン層ａυを形成し、こ
の単結晶シリコン層ａυの中央部をチャンネル領域（Ｉ
ＩＣ）となし、このチャンネル領域（］、ＩＩＣ上にＳ
ｉ０２層０のを介して多結晶シリコン層よりなるゲート
電極（３Ｇ）を設けると共に、チャンネル領域（ＩＩＣ
）の両側のＪｎ結晶シリコン層に砒素イオン八Ｓ゛をイ
オン注入してチャンネル領域（ＩＩＧ）の−例及び他側
に夫々Ｎ°型領域からなるドレイン領域（ＩＩＤ）及び
ソース領域（ＪＩＳ）を形成し、またＳｉ０２層０３の
開口０４１及び（１つを介して夫々ドレイン領域（ＩＩ
Ｄ）及びソース領域（ＩＩｓ） と接続するアルミニウ
ムよりなるドレイン電極（３Ｄ）及びソース電極（３Ｓ
）を設けることによって構成される。この場合、ドレイ
ン電極（３Ｄ）は出力端子ＯＱに接続されると共にソー
ス電極（３Ｓ）はアルミニウム配線層α７）を介してＰ
ＩＮフォト・ダイオード（２）の下地電極（５）に接続
される。
またスキャナ一部（４）は、スイッチング用のｎＭＯ３
ＦＩＥＴｆ３１に対応してｃＭＯ５構成の、即ちｐチャ
ン名指絶縁ゲート型電界効果トランジスタ（以下、９Ｍ
Ｏ５ＦＥＴという）α〜とｎＭＯｓ ＦＥＴＱ！ＩＩと
からなるインバータａａ＋を設けることによって構成さ
れる。この場合、ｐ門Ｏ５ＦＥＴＱＩＬよ石英ガラス基
板（１）上に単結晶シリコン層（２１）を形成し、この
単結晶シリコン層（２１）の中央部をチャンネル領域（
２］、Ｃ） となし、このチャンネル領域（２１Ｃ）上
にＳｉＯ□層（２２）を介して多結晶シリコン層よりな
るゲート環ｉ （１８Ｇ）を設けると共にチャンネル領
域（２１Ｃ）の両側にホウ素イオンＢ°をイオンン主人
してチャンネル領域（２１Ｃ）の−例及び他側に夫々Ｐ
゛型領域からなるドレイン領域（２１０）及びソース領
域（２１Ｓ）を形成し、またＳｉ０２層０３１の開口（
２３）及び（２４）を介して夫々ドレイン領域（２１Ｄ
）及びソース領域（２１Ｓ） と接続するアルミニウ
ムよりなるトレイン電極（１８０）及びソースＴＬ極（
１８ｓ）を設けることによって構成される。
ＦＩＥＴｆ３１に対応してｃＭＯ５構成の、即ちｐチャ
ン名指絶縁ゲート型電界効果トランジスタ（以下、９Ｍ
Ｏ５ＦＥＴという）α〜とｎＭＯｓ ＦＥＴＱ！ＩＩと
からなるインバータａａ＋を設けることによって構成さ
れる。この場合、ｐ門Ｏ５ＦＥＴＱＩＬよ石英ガラス基
板（１）上に単結晶シリコン層（２１）を形成し、この
単結晶シリコン層（２１）の中央部をチャンネル領域（
２］、Ｃ） となし、このチャンネル領域（２１Ｃ）上
にＳｉＯ□層（２２）を介して多結晶シリコン層よりな
るゲート環ｉ （１８Ｇ）を設けると共にチャンネル領
域（２１Ｃ）の両側にホウ素イオンＢ°をイオンン主人
してチャンネル領域（２１Ｃ）の−例及び他側に夫々Ｐ
゛型領域からなるドレイン領域（２１０）及びソース領
域（２１Ｓ）を形成し、またＳｉ０２層０３１の開口（
２３）及び（２４）を介して夫々ドレイン領域（２１Ｄ
）及びソース領域（２１Ｓ） と接続するアルミニウ
ムよりなるトレイン電極（１８０）及びソースＴＬ極（
１８ｓ）を設けることによって構成される。
またｎＭＯｓ ＦＥＴ０９）は、石英ガラス基板ｉｌｌ
上に単結晶ノリコン層（２５）を形成し、この単結晶ソ
リコン層（２５）の中央部をチャンネル領域（２５Ｃ）
となし、このチャンネル領域（２５Ｃ）上にＳｉＯ□層
（２６）を介して多結晶ソリコン層よりなるゲート環Ｊ
ｉ（１９Ｇ）を設けると共にチャンネル？ｉｌ域（２５
Ｃ）の両側に砒素イオンＡｓ”をイオン注入してチャン
ネル領域（２５Ｃ）の−側及び他側に夫々Ｎ゛型頭域か
らなるドレイン領域（２５Ｄ）及びソース領域（２５Ｓ
）を形成し、またＳｉＯ□層叩の開口（２７）及び（２
８）を介して夫々ドレイン領域（２５Ｄ）及びソース領
域（２５Ｓ） と接続するアルミニウムよりなるドレ
イン；極（１９０）及びソース電極（１９Ｓ）を設ける
ことによって構成される。
上に単結晶ノリコン層（２５）を形成し、この単結晶ソ
リコン層（２５）の中央部をチャンネル領域（２５Ｃ）
となし、このチャンネル領域（２５Ｃ）上にＳｉＯ□層
（２６）を介して多結晶ソリコン層よりなるゲート環Ｊ
ｉ（１９Ｇ）を設けると共にチャンネル？ｉｌ域（２５
Ｃ）の両側に砒素イオンＡｓ”をイオン注入してチャン
ネル領域（２５Ｃ）の−側及び他側に夫々Ｎ゛型頭域か
らなるドレイン領域（２５Ｄ）及びソース領域（２５Ｓ
）を形成し、またＳｉＯ□層叩の開口（２７）及び（２
８）を介して夫々ドレイン領域（２５Ｄ）及びソース領
域（２５Ｓ） と接続するアルミニウムよりなるドレ
イン；極（１９０）及びソース電極（１９Ｓ）を設ける
ことによって構成される。
この場合、ρ門Ｏ５ＦＥＴ＋１６のソース電極（１８ｓ
）は所定の直流電圧Ｖ。。が供給される直流電圧入力端
子（２９）に接続され、またｎＭＯｓ ＦＥＴＱωのソ
ース電極（１９Ｓ）は接地端子（３０）に接続されろ。
）は所定の直流電圧Ｖ。。が供給される直流電圧入力端
子（２９）に接続され、またｎＭＯｓ ＦＥＴＱωのソ
ース電極（１９Ｓ）は接地端子（３０）に接続されろ。
またｐ？Ｉｏｓ ＦＥＴＱ８）のゲート電極（１８Ｇ）
とｎＭＯｓ ＦεＴＱ９１のゲート環Ｆｍ（＋９ｃ）と
は共通接続されてシフトレジスフ（図示セず）からの出
力信号が供給される端子（３１）に接続され、またｐＭ
Ｏ５ＦＥＴ＋１８１のドレイン電極（１８０） とｎ
ＭＯｓ ＦＥＴθ争のドレイン電極（１９０） とはア
ルミニウム配線層（３２）によって共通接続されてスイ
ッチング用のｎＭＯｓ ＦＥＴ（３１のゲート電極（３
Ｇ）に接続される。尚、（３３）は保護膜をなすＳｉＯ
□層である。
とｎＭＯｓ ＦεＴＱ９１のゲート環Ｆｍ（＋９ｃ）と
は共通接続されてシフトレジスフ（図示セず）からの出
力信号が供給される端子（３１）に接続され、またｐＭ
Ｏ５ＦＥＴ＋１８１のドレイン電極（１８０） とｎ
ＭＯｓ ＦＥＴθ争のドレイン電極（１９０） とはア
ルミニウム配線層（３２）によって共通接続されてスイ
ッチング用のｎＭＯｓ ＦＥＴ（３１のゲート電極（３
Ｇ）に接続される。尚、（３３）は保護膜をなすＳｉＯ
□層である。
斯る受光装置は、スキャナ一部（４）からスイッチング
用のｎＭＯｓ ＦＥＴｆ３）・・・（３）に順次所定の
走査パルスを供給し、これらｎＭＯｓ ＦＥＴ＋３１・
・・（３１を順次にスイッチングさせることによって入
射光量に応した充電電流をＰＩＮフォト・ダイオード（
２）に供給し、ごの充電電流から画像信号を得ようとす
るものである。
用のｎＭＯｓ ＦＥＴｆ３）・・・（３）に順次所定の
走査パルスを供給し、これらｎＭＯｓ ＦＥＴ＋３１・
・・（３１を順次にスイッチングさせることによって入
射光量に応した充電電流をＰＩＮフォト・ダイオード（
２）に供給し、ごの充電電流から画像信号を得ようとす
るものである。
しかしながら、断る従来の受光装置においては、ＰＩＮ
フォト・ダイオード（２）の下地電極（５）をクロム層
によって構成しているが、斯る従来の受光装置において
は、下地電極（５）以外にクロム層を形成することはな
いので、このクロム層の形成を独立の工程として行わな
ければならず、他の領域の形成と同時に行うことができ
ないため、製造効率の向上を図ることができないという
不都合があった。
フォト・ダイオード（２）の下地電極（５）をクロム層
によって構成しているが、斯る従来の受光装置において
は、下地電極（５）以外にクロム層を形成することはな
いので、このクロム層の形成を独立の工程として行わな
ければならず、他の領域の形成と同時に行うことができ
ないため、製造効率の向上を図ることができないという
不都合があった。
この場合、下地電極（５）を水素化アモルファス・ノリ
コン層にＮ型不純物であるリン・イオンＰ゛をイオン注
入することによって形成し、続いて、このリン含有水素
化アモルファス・シリコン層とに高抵抗真性半導体層を
なす水素化アモルファス・ノリコン層を形成することに
よって製造効率を向上させる様にすることが考えられる
。しかしながら、この場合、下地電極を形成するための
水素化アモルファス・シリコン層に対するリンイオンＰ
′のイオン注入と、高抵抗真性半導体層をなす水素化ア
モルファス・シリコン層の形成とを別のガス室で行わな
ければならず、結局、この場合も製造効率の向上を図る
ことはできないという不都合があった。
コン層にＮ型不純物であるリン・イオンＰ゛をイオン注
入することによって形成し、続いて、このリン含有水素
化アモルファス・シリコン層とに高抵抗真性半導体層を
なす水素化アモルファス・ノリコン層を形成することに
よって製造効率を向上させる様にすることが考えられる
。しかしながら、この場合、下地電極を形成するための
水素化アモルファス・シリコン層に対するリンイオンＰ
′のイオン注入と、高抵抗真性半導体層をなす水素化ア
モルファス・シリコン層の形成とを別のガス室で行わな
ければならず、結局、この場合も製造効率の向上を図る
ことはできないという不都合があった。
本発明は、斯る点にＳヒみ、製造効率の向上を図ること
ができる様にした受光装置？ｃ１２供することを［］的
とする。
ができる様にした受光装置？ｃ１２供することを［］的
とする。
本発明に依る受光装置は、例えば第１図に示す様に、絶
縁基板（１）上に半導体受光素子（３４）とこの°ト導
体受光素子（３４）に対応して設けられたスイッチング
・トランジスタ（３）とを備えて成る受光装置において
、半導体受光素子（３４）の一方の電極（３５）とスイ
ノチンク電トランジスタ（３）の基体領域ＱＬＩとを同
一結晶構造の半導体層から形成したものである。
縁基板（１）上に半導体受光素子（３４）とこの°ト導
体受光素子（３４）に対応して設けられたスイッチング
・トランジスタ（３）とを備えて成る受光装置において
、半導体受光素子（３４）の一方の電極（３５）とスイ
ノチンク電トランジスタ（３）の基体領域ＱＬＩとを同
一結晶構造の半導体層から形成したものである。
斯る本発明に依れば、半導体受光素子（３４）の一方の
電極（３５）とスイッチング・トランジスタ（３）の基
体領域０υとは同一結晶構造の半導体層から形成される
ので、この半導体受光素子（３４）の一方の電ｉ （３
５）とスイッチング・トランジスタ（３）の基体領域Ｏ
ＩＩとを同一工程で形成することができる。従って、製
造工程を削減でき、第１０図従来例に比し製造効率を向
上させることができる。
電極（３５）とスイッチング・トランジスタ（３）の基
体領域０υとは同一結晶構造の半導体層から形成される
ので、この半導体受光素子（３４）の一方の電ｉ （３
５）とスイッチング・トランジスタ（３）の基体領域Ｏ
ＩＩとを同一工程で形成することができる。従って、製
造工程を削減でき、第１０図従来例に比し製造効率を向
上させることができる。
〔実施例］
以下、第１図を参照して本発明受光装置の一実施例につ
き説明しよう。尚、この第１図において、第１０図に対
応する部分には同一符号を付し、その詳細説明は省略す
る。
き説明しよう。尚、この第１図において、第１０図に対
応する部分には同一符号を付し、その詳細説明は省略す
る。
本例においては、単結晶シリコン層にＮ型不純物をなす
砒素イオンＡ３’をイオン注入して一方の電瓶をなす下
地電極（３５）を形成し、この下地電極（３５）上に高
抵抗真性半４体層をなす水素化アモルファス・シリコン
層（６）及び透明導電！Ｉりをなす酸化インジウム膜（
７）をｍｌすると共に、この酸化インジウム層（７）に
ＳｉＯ□層（８）の開口（８Ａ）を介して他方の電極を
なすアルミニウム電極（９）を接υとすることによって
半導体受光素子をなす所謂ショットキー型のＰＩＮフォ
ト・ダイオード（３４）を構成し、その他については、
第１０図従来例と同様に構成する。
砒素イオンＡ３’をイオン注入して一方の電瓶をなす下
地電極（３５）を形成し、この下地電極（３５）上に高
抵抗真性半４体層をなす水素化アモルファス・シリコン
層（６）及び透明導電！Ｉりをなす酸化インジウム膜（
７）をｍｌすると共に、この酸化インジウム層（７）に
ＳｉＯ□層（８）の開口（８Ａ）を介して他方の電極を
なすアルミニウム電極（９）を接υとすることによって
半導体受光素子をなす所謂ショットキー型のＰＩＮフォ
ト・ダイオード（３４）を構成し、その他については、
第１０図従来例と同様に構成する。
次に第２図〜第８図を参照して本例の受光装置を製造す
る場合につき説明する。
る場合につき説明する。
先ず、本例においては、第２図に示す様に、石英ガラス
２Ｈ７ｉ：［ｔ＋を用意し、この石英ガラス基板（１）
上に膜厚８００人の多結晶シリコン層（３６） （３７
） （３８）及び（３９）を化学的気相成長法（ＣＶＤ
）によって形成する。この場合、これら多結晶ノリコン
層（３Ｇ）（３７） （３８）及び（３９）はＰＩＮフ
ォト・ダイオード（３４）、スイッチング用のｎＭＯ５
ＦＥＴ（３１、スキャナ一部（・１）のｐｎｏｓ ＦＥ
Ｔｆ１８）及びスキャナ一部（４）のｎＭＯ５ＦＥＴＱ
９）を形成すべき領域に夫々形成する。
２Ｈ７ｉ：［ｔ＋を用意し、この石英ガラス基板（１）
上に膜厚８００人の多結晶シリコン層（３６） （３７
） （３８）及び（３９）を化学的気相成長法（ＣＶＤ
）によって形成する。この場合、これら多結晶ノリコン
層（３Ｇ）（３７） （３８）及び（３９）はＰＩＮフ
ォト・ダイオード（３４）、スイッチング用のｎＭＯ５
ＦＥＴ（３１、スキャナ一部（・１）のｐｎｏｓ ＦＥ
Ｔｆ１８）及びスキャナ一部（４）のｎＭＯ５ＦＥＴＱ
９）を形成すべき領域に夫々形成する。
次に第３図に示す様に、これら多結晶シリコン層（３Ｇ
） （３７） （３８）及び（３９）にシリコン・イオ
ンＳｉ’を打ち込み、これら多結晶シリコン層（３６）
（３７）（３８） ＆ ヒ（３９） ヲアモルファス
・シリコンｌ？ｆｆ （４０）（４１）（４２）及び（
４３）となす様にし、続いて、Ｎ、雰囲気中において６
００℃の条件の下にこれらアモルファス・シリコン層（
４０） （４１） （４２）及び（４３）をアニールし
、第４図に示す様に、これらアモルファス・シリコン層
（４０） （４１） （４２）及び（４３）を単結晶シ
リコン層（４４） （１１） （２１）及び（２５）と
なす様にする。
） （３７） （３８）及び（３９）にシリコン・イオ
ンＳｉ’を打ち込み、これら多結晶シリコン層（３６）
（３７）（３８） ＆ ヒ（３９） ヲアモルファス
・シリコンｌ？ｆｆ （４０）（４１）（４２）及び（
４３）となす様にし、続いて、Ｎ、雰囲気中において６
００℃の条件の下にこれらアモルファス・シリコン層（
４０） （４１） （４２）及び（４３）をアニールし
、第４図に示す様に、これらアモルファス・シリコン層
（４０） （４１） （４２）及び（４３）を単結晶シ
リコン層（４４） （１１） （２１）及び（２５）と
なす様にする。
次に第５図に示す様に、単結晶シリコン層（１１）（２
１）及び（２５）上にＳｉＯ２膜よりなるゲート酸化膜
（１２） （２２）及び（２６）を介して多結晶シリコ
ン層よりなるゲート電極（３Ｇ） （１８Ｇ）及び（１
９Ｇ）を形成する。
１）及び（２５）上にＳｉＯ２膜よりなるゲート酸化膜
（１２） （２２）及び（２６）を介して多結晶シリコ
ン層よりなるゲート電極（３Ｇ） （１８Ｇ）及び（１
９Ｇ）を形成する。
この場合、これらゲート電極（３Ｇ） （１８Ｇ）及び
（１９Ｇ）は不純物を打ち込んで低抵抗化する。また、
ゲート電１（１８Ｇ）及び（１９Ｇ）は共通接続して、
シフトレジスタ（図示せず）の出力１３号が供給される
端子（３１）に接続する様にする。
（１９Ｇ）は不純物を打ち込んで低抵抗化する。また、
ゲート電１（１８Ｇ）及び（１９Ｇ）は共通接続して、
シフトレジスタ（図示せず）の出力１３号が供給される
端子（３１）に接続する様にする。
次に第６図に示す様に、単結晶シリコン層（４４）にＮ
型不純物をなす砒素イオンＡｓ”をイオン注入して門■
フォト・ダイオード（３４）の下地電極（３５）を形成
すると共に単結晶シリコン層ａυ及び（２５）にゲート
電極（３Ｇ）及び（１９Ｇ）をマスクとして自己整合的
に砒素イオンＡｓ”をイオン注入してスイッチング用の
ｎＭＯｓ ＦＥＴ＋３１のドレイン領域（１１［１）及
びソース領域（ＩＩｓ） とスキャナ一部（４）のｎ
ＭＯｓ ＦＥＴＱ９）のドレイン領域（２５０）及びソ
ース領域（２５Ｓ） とを形成し、続いて単結晶シリ
コン層（２１）に対しゲート電極（１８Ｇ）をマスクと
して自己整合的にホウ素イオンＢ゛をイオン注入してス
キャナ一部（４）のｐＭＯ３ＰＥＴ（２１）のドレイン
領域（２１０） とソース領域（２１５）とを形成す
る。
型不純物をなす砒素イオンＡｓ”をイオン注入して門■
フォト・ダイオード（３４）の下地電極（３５）を形成
すると共に単結晶シリコン層ａυ及び（２５）にゲート
電極（３Ｇ）及び（１９Ｇ）をマスクとして自己整合的
に砒素イオンＡｓ”をイオン注入してスイッチング用の
ｎＭＯｓ ＦＥＴ＋３１のドレイン領域（１１［１）及
びソース領域（ＩＩｓ） とスキャナ一部（４）のｎ
ＭＯｓ ＦＥＴＱ９）のドレイン領域（２５０）及びソ
ース領域（２５Ｓ） とを形成し、続いて単結晶シリ
コン層（２１）に対しゲート電極（１８Ｇ）をマスクと
して自己整合的にホウ素イオンＢ゛をイオン注入してス
キャナ一部（４）のｐＭＯ３ＰＥＴ（２１）のドレイン
領域（２１０） とソース領域（２１５）とを形成す
る。
次に第７図に示す様に、ＳｉＯ２層（旬を形成した後、
コ（７）Ｓｉ０２層０３１ニ開ロ０４１０５１ （２３
） （２４） （２７）及び（２８）を形成し、開口（
２４）を介してｐＭＯ５ＦＥＴｆＩ熱のソース電極（１
８Ｓ）をアルミニウムによって形成し、このソース環ｌ
７ｉｉ（１８Ｓ）を直流電圧入力端子（２９）に接続す
ると共に開口（２８）を介してｎＭＯｓ ＦＥＴ０９１
のソース環Ｊｆｆｉ（＋９５）をアルミニウムによって
形成し、このソース電極（１９Ｓ）を接地端子（３０）
に接続する。また開口（２３）を介してｐ門ＯＳ ＦＥ
Ｔ０８１のドレイン電極（１８０）をアルミニウムによ
って形成すると共に開口（２７）を介してｎＭＯｓ Ｆ
ＥＴ０８１のドレイン電ｆｆｉ （１９Ｄ）をアルミニ
ウムによって形成し、これらドレイン電極（１８０）及
び（１９０）を共通接続してスイッチング用のｎＭＯｓ
ＦＥＴ（３１のゲート電極（３Ｇ）に接続する。
コ（７）Ｓｉ０２層０３１ニ開ロ０４１０５１ （２３
） （２４） （２７）及び（２８）を形成し、開口（
２４）を介してｐＭＯ５ＦＥＴｆＩ熱のソース電極（１
８Ｓ）をアルミニウムによって形成し、このソース環ｌ
７ｉｉ（１８Ｓ）を直流電圧入力端子（２９）に接続す
ると共に開口（２８）を介してｎＭＯｓ ＦＥＴ０９１
のソース環Ｊｆｆｉ（＋９５）をアルミニウムによって
形成し、このソース電極（１９Ｓ）を接地端子（３０）
に接続する。また開口（２３）を介してｐ門ＯＳ ＦＥ
Ｔ０８１のドレイン電極（１８０）をアルミニウムによ
って形成すると共に開口（２７）を介してｎＭＯｓ Ｆ
ＥＴ０８１のドレイン電ｆｆｉ （１９Ｄ）をアルミニ
ウムによって形成し、これらドレイン電極（１８０）及
び（１９０）を共通接続してスイッチング用のｎＭＯｓ
ＦＥＴ（３１のゲート電極（３Ｇ）に接続する。
次に第８図に示す様に、下地電極（３５）上に水素化ア
モルファス・シリコン層（６）、酸化インジウム層（７
）を順次積層し、これらを３４０２層（８）で被覆した
後、このＳｉＯ□層（８）に開口（８Ａ）を形成する。
モルファス・シリコン層（６）、酸化インジウム層（７
）を順次積層し、これらを３４０２層（８）で被覆した
後、このＳｉＯ□層（８）に開口（８Ａ）を形成する。
この場合、５ｉＣｈ層（８）と３４０２層（ｌとの間に
も開口（４５）が形成される様にする。
も開口（４５）が形成される様にする。
次に開口（８Ａ）Ｏ４１及び（１５１を介してＰＩＮフ
ォト・ダイオード（３４）の他方の電極（９）、ｎＭＯ
ｓ ＦＥＴ（３１（Ｄドレイン電極（３Ｄ）及びｎＭＯ
ｓ ＦＥＴ（３１（７） ソー ス電極（３ｓ）を夫々
アルミニウムによって形成すると共に、開口（４５）を
介して下地電極（３５）とｎＭＯｓ ＦＥＴ＋３１０：
） ソー ス電極（３Ｓ）とを接続するアルミニウム配
線層ａηを形成する。この場合、ＰＩＮフォト・ダイオ
ード（３４）の他方の電極（９）は直流負電圧入力端子
０ωに接続する様にし、またｎＭＯｓ ＦＥＴ（３）の
ドレイン電極（３Ｄ）は出力端子Ｏｅに接続する様にす
る。そして次にスキャナ一部（４）にＳｉｎ！よりなる
保護膜（３３）を形成する。
ォト・ダイオード（３４）の他方の電極（９）、ｎＭＯ
ｓ ＦＥＴ（３１（Ｄドレイン電極（３Ｄ）及びｎＭＯ
ｓ ＦＥＴ（３１（７） ソー ス電極（３ｓ）を夫々
アルミニウムによって形成すると共に、開口（４５）を
介して下地電極（３５）とｎＭＯｓ ＦＥＴ＋３１０：
） ソー ス電極（３Ｓ）とを接続するアルミニウム配
線層ａηを形成する。この場合、ＰＩＮフォト・ダイオ
ード（３４）の他方の電極（９）は直流負電圧入力端子
０ωに接続する様にし、またｎＭＯｓ ＦＥＴ（３）の
ドレイン電極（３Ｄ）は出力端子Ｏｅに接続する様にす
る。そして次にスキャナ一部（４）にＳｉｎ！よりなる
保護膜（３３）を形成する。
この様にすることによって第１図に示す本例の受光装置
を得ることができる。
を得ることができる。
斯る本実施例に依れば、スイッチング用のｎＭＯ５Ｆ
Ｅ Ｔ ＋３１の基体領域をなす単結晶シリコン層０υ
とＰＩＮフォト・ダイオード（３４）の下地電極（３５
）の基体をなす単結晶シリコン層（４４）とを第２図〜
第４図に示す様に同一工程で形成できると共に第６図に
示す様にこのｎＭＯｓ ＦＥＴ（３）の基体領域をなす
単結晶シリコン層０すへの砒素イオンΔｓ１のイオン注
入と下地電極（３５）を形成するための華結晶シリコン
層（４４）への砒素イオンＡｓ’のイオン注入とを同一
工程で行うことができるので、第１０図従来例に比し製
造工程が削減され、その分、製造効率を向上させること
ができる。
Ｅ Ｔ ＋３１の基体領域をなす単結晶シリコン層０υ
とＰＩＮフォト・ダイオード（３４）の下地電極（３５
）の基体をなす単結晶シリコン層（４４）とを第２図〜
第４図に示す様に同一工程で形成できると共に第６図に
示す様にこのｎＭＯｓ ＦＥＴ（３）の基体領域をなす
単結晶シリコン層０すへの砒素イオンΔｓ１のイオン注
入と下地電極（３５）を形成するための華結晶シリコン
層（４４）への砒素イオンＡｓ’のイオン注入とを同一
工程で行うことができるので、第１０図従来例に比し製
造工程が削減され、その分、製造効率を向上させること
ができる。
また本実施例に依れば、表面を平坦化し易い多結晶シリ
コン層（３６）を形成し、この多結晶シリコン層（３６
）から単結晶シリコン層（４４）を形成し、このｊｉｉ
結晶シリコン層（４４）に砒素イオンＡｓ”をイオン注
入して下地電極（３５）を形成する様にしているので、
この下地電極（３５）上に膜質の良好な水素化アモルフ
ァス・シリコン層（７）を形成でき、青感度特性の向上
及び応答速度の高速化を図ることができる。
コン層（３６）を形成し、この多結晶シリコン層（３６
）から単結晶シリコン層（４４）を形成し、このｊｉｉ
結晶シリコン層（４４）に砒素イオンＡｓ”をイオン注
入して下地電極（３５）を形成する様にしているので、
この下地電極（３５）上に膜質の良好な水素化アモルフ
ァス・シリコン層（７）を形成でき、青感度特性の向上
及び応答速度の高速化を図ることができる。
尚、上述実施例においては半導体受光素子としてショッ
トキー型ＰＩＮフォト・ダイオード（３４）を形成する
様にした場合につき述べたが、本発明は上述実施例に限
らず、バルク型、リーチスルー型等のＰＩＮフォト・ダ
イオードのほか、種々の半導体受光素子を形成する場合
にも適用でき、この場合にも上述同様の作用効果を得る
ことができる。
トキー型ＰＩＮフォト・ダイオード（３４）を形成する
様にした場合につき述べたが、本発明は上述実施例に限
らず、バルク型、リーチスルー型等のＰＩＮフォト・ダ
イオードのほか、種々の半導体受光素子を形成する場合
にも適用でき、この場合にも上述同様の作用効果を得る
ことができる。
また本発明は、上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明に依れば、半導体受光素子（３４）の一方の電極
（３５）とスイッチング・トランジスタ（３）の基体領
域ａｔ＋とを同一工程で形成することができるので、製
造効率を向上させることができるという利益がある。
（３５）とスイッチング・トランジスタ（３）の基体領
域ａｔ＋とを同一工程で形成することができるので、製
造効率を向上させることができるという利益がある。
更に絶縁基板（１）上に表面を平坦化し易い多結晶シリ
コン層（３６）を形成した後、この多結晶シリコン層（
３６）をアモルファス化してアモルファス・シリコン層
（４０）となし、その後、このアモルファス・ノリコン
５ （４０）をアニールして単結晶シリコン層（４４）
となし、この単結晶シリコン層（４，１）に不純物、例
えば砒素イオンΔＳ゛をイオン注入することによって半
導体受光素子（３４）の一方の電極（３５）を形成する
ときは、この一方の電極（３５）の表面を平坦化できる
ので、この一方の電極（３５）上に膜質の良好な高抵抗
真性半導体層、例えばアモルファス・シリコン層（６）
を形成でき、これによって、青感度特性の向」二と応答
速度の高速化とを図ることができるという利益がある。
コン層（３６）を形成した後、この多結晶シリコン層（
３６）をアモルファス化してアモルファス・シリコン層
（４０）となし、その後、このアモルファス・ノリコン
５ （４０）をアニールして単結晶シリコン層（４４）
となし、この単結晶シリコン層（４，１）に不純物、例
えば砒素イオンΔＳ゛をイオン注入することによって半
導体受光素子（３４）の一方の電極（３５）を形成する
ときは、この一方の電極（３５）の表面を平坦化できる
ので、この一方の電極（３５）上に膜質の良好な高抵抗
真性半導体層、例えばアモルファス・シリコン層（６）
を形成でき、これによって、青感度特性の向」二と応答
速度の高速化とを図ることができるという利益がある。
第１図は本発明受光装置の一実施例の要部を示す断面図
、第２図、第３図、第４図、第５図、第６図、第７図及
び第８図は夫々第１図例の受光装置の製造工程を示す線
図、第９図及び第１０図は夫々従来の受光装置の電気的
等価回路を示す線図及び要部を示す断面図である。 ＋１１は石英ガラス基板、（２）及び（３４）は夫々Ｐ
ＩＮフォト・ダイオード、（３）及び０９は夫々ｎＭＯ
５ＦＥＴ、（５）及び（３５）は夫々下地電極、０υ及
び（４４）は単結晶シリコン層、ａ旧よｐＭＯ５ＦＥＴ
である。
、第２図、第３図、第４図、第５図、第６図、第７図及
び第８図は夫々第１図例の受光装置の製造工程を示す線
図、第９図及び第１０図は夫々従来の受光装置の電気的
等価回路を示す線図及び要部を示す断面図である。 ＋１１は石英ガラス基板、（２）及び（３４）は夫々Ｐ
ＩＮフォト・ダイオード、（３）及び０９は夫々ｎＭＯ
５ＦＥＴ、（５）及び（３５）は夫々下地電極、０υ及
び（４４）は単結晶シリコン層、ａ旧よｐＭＯ５ＦＥＴ
である。
Claims (1)
- 【特許請求の範囲】 絶縁基板上に半導体受光素子と該半導体受光素子に対応
して設けられたスイッチング・トランジスタとを備えて
成る受光装置において、 上記半導体受光素子の一方の電極と上記スイッチング・
トランジスタの基体領域とを同一結晶構造の半導体層か
ら形成したことを特徴とする受光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019996A JPS63187662A (ja) | 1987-01-30 | 1987-01-30 | 受光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019996A JPS63187662A (ja) | 1987-01-30 | 1987-01-30 | 受光装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8046147A Division JP2870470B2 (ja) | 1996-03-04 | 1996-03-04 | 受光装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187662A true JPS63187662A (ja) | 1988-08-03 |
Family
ID=12014769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019996A Pending JPS63187662A (ja) | 1987-01-30 | 1987-01-30 | 受光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187662A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064467A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | 固体イメ−ジセンサ |
-
1987
- 1987-01-30 JP JP62019996A patent/JPS63187662A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064467A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | 固体イメ−ジセンサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4351856A (en) | Semiconductor device and method of manufacturing the same | |
| JP2838318B2 (ja) | 感光装置及びその作製方法 | |
| US5834797A (en) | Transistor having first and second gate electrodes | |
| US4403239A (en) | MIS Type semiconductor photoelectric conversion device | |
| US20100193848A1 (en) | Image sensor of stacked layer structure and manufacturing method thereof | |
| JPH0120592B2 (ja) | ||
| JP3512937B2 (ja) | 半導体装置 | |
| JPH05873B2 (ja) | ||
| JPS63187662A (ja) | 受光装置 | |
| JPS6292365A (ja) | 半導体装置およびその製造方法 | |
| JP2870470B2 (ja) | 受光装置の製造方法 | |
| JPS6089967A (ja) | 光電変換素子 | |
| US4772568A (en) | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region | |
| JPH0983010A (ja) | 赤外線受光装置およびその製造方法 | |
| JPH02363A (ja) | 光電変換装置 | |
| JP2795241B2 (ja) | 固体撮像装置およびその製造方法 | |
| JPH01220862A (ja) | 固体撮像素子 | |
| JPH06260626A (ja) | 画像読み取り装置 | |
| JPS5952872A (ja) | 受光装置 | |
| JPS6318340B2 (ja) | ||
| JPH05175538A (ja) | 光センサ及びその作製方法 | |
| JPS60227467A (ja) | イメ−ジセンサ | |
| JPH0520912B2 (ja) | ||
| JP2823853B2 (ja) | 画像読取装置の製造方法 | |
| JPH0682821B2 (ja) | 固体撮像装置 |