JPH05873B2 - - Google Patents
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- JPH05873B2 JPH05873B2 JP57218589A JP21858982A JPH05873B2 JP H05873 B2 JPH05873 B2 JP H05873B2 JP 57218589 A JP57218589 A JP 57218589A JP 21858982 A JP21858982 A JP 21858982A JP H05873 B2 JPH05873 B2 JP H05873B2
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
-
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体光検出装置の製造方法に関す
る。さらには詳しくは、本発明は単一もしくはア
レイ状に配列された複数の静電誘導トランジスタ
（以下「SIT」と略称する）からなる半導体光検
出装置の製造方法に関する。
る。さらには詳しくは、本発明は単一もしくはア
レイ状に配列された複数の静電誘導トランジスタ
（以下「SIT」と略称する）からなる半導体光検
出装置の製造方法に関する。
最近、光検出とスイツチング機能を併有する単
一のSITでピクセルを構成した半導体撮像装置が
本発明者によつて発明され、特開昭58−105672号
公報（昭和56年12月17日出願）、特許第1556905号
等に開示されている。この半導体撮像装置を構成
するSITは、第１図に示すように、n+Si基板１上
のn-型エピタキシヤル層２に形成されたn+型ド
レイン領域３、p+型制御ゲート領域４およびp+
型遮蔽ゲート領域５はを備えている。P+型遮蔽
ゲート領域５n+型ドレイン領域３およびp+型制
御ゲート領域４を囲うよにう形成されており、空
乏層により隣接するSITピクセルを分離するとい
う機能を有している。n+型基板１は全ピクセル
に共通のソース領域を形成している。n+型ドレ
イン領域３にはドレイン電極８が接続され、ソー
ス領域１にはソース領域１０が接続され、さらに
制御ゲート領域４にはゲート絶縁層７によつて形
成されるゲートコデンサを介して制御ゲート電極
９が接続されている。
一のSITでピクセルを構成した半導体撮像装置が
本発明者によつて発明され、特開昭58−105672号
公報（昭和56年12月17日出願）、特許第1556905号
等に開示されている。この半導体撮像装置を構成
するSITは、第１図に示すように、n+Si基板１上
のn-型エピタキシヤル層２に形成されたn+型ド
レイン領域３、p+型制御ゲート領域４およびp+
型遮蔽ゲート領域５はを備えている。P+型遮蔽
ゲート領域５n+型ドレイン領域３およびp+型制
御ゲート領域４を囲うよにう形成されており、空
乏層により隣接するSITピクセルを分離するとい
う機能を有している。n+型基板１は全ピクセル
に共通のソース領域を形成している。n+型ドレ
イン領域３にはドレイン電極８が接続され、ソー
ス領域１にはソース領域１０が接続され、さらに
制御ゲート領域４にはゲート絶縁層７によつて形
成されるゲートコデンサを介して制御ゲート電極
９が接続されている。
上記SITピクセルは、第２図に示すように、等
価的に電極８，９および１０の内部に縦型SIT２
０とゲートコンデンサ２１がけ形成された構造と
なつている。ソース電極１０は接地され、制御ゲ
ート電極９は読み出しパルスφGを受け、ドレイ
ン電極８は、ビデオライン選択パルスφSによつて
導電するスイツチ２２を介してバイアス回路２３
と読み出し端子２４に接続される。
価的に電極８，９および１０の内部に縦型SIT２
０とゲートコンデンサ２１がけ形成された構造と
なつている。ソース電極１０は接地され、制御ゲ
ート電極９は読み出しパルスφGを受け、ドレイ
ン電極８は、ビデオライン選択パルスφSによつて
導電するスイツチ２２を介してバイアス回路２３
と読み出し端子２４に接続される。
バイアス供給状態でSITピクセルに光が照射さ
れると、制御ゲート領域４の近傍で電子・正孔の
対生成が行なわれ、一方の電子はソース電極１０
に流入し消滅するが、他方の正孔はゲートコンデ
ンサ２１を介して直流的にフローテイング状態と
された制御ゲート領域４内に蓄積される。
れると、制御ゲート領域４の近傍で電子・正孔の
対生成が行なわれ、一方の電子はソース電極１０
に流入し消滅するが、他方の正孔はゲートコンデ
ンサ２１を介して直流的にフローテイング状態と
された制御ゲート領域４内に蓄積される。
この蓄積状態においてもSITは遮断されている
が、正のゲートパルスφGがゲートコンデンサ２
１を介して印加されると、真のゲートの障壁電位
が低められてSIT２０に電流が流れるが、この場
合の電流地は制御ゲート領域４内に蓄積された正
孔の量、すなわちこのSITピクセルの受光量に依
存する。この電流地が端子２４からビデオ信号と
して読み出される。
が、正のゲートパルスφGがゲートコンデンサ２
１を介して印加されると、真のゲートの障壁電位
が低められてSIT２０に電流が流れるが、この場
合の電流地は制御ゲート領域４内に蓄積された正
孔の量、すなわちこのSITピクセルの受光量に依
存する。この電流地が端子２４からビデオ信号と
して読み出される。
先に述べたように、上述のSIT構造においてP+
遮蔽ゲート領域５は隣接するSITピクセル相互間
を静電的に分離する機能を果たす。なお、n+領
域３をソース領域とし、n+領域１をドレイン領
域としてもよいことは勿論である。
遮蔽ゲート領域５は隣接するSITピクセル相互間
を静電的に分離する機能を果たす。なお、n+領
域３をソース領域とし、n+領域１をドレイン領
域としてもよいことは勿論である。
以上説明した構造のSITが遮蔽ゲート領域を共
通として多数アレイ状に配列された撮像装置は、
単一のSITによつて光検出と読み出しのためのス
イツチングを行なう構成であるから、光検出用の
ダイオードとスイツチ用のMOSトランジスタを
備えた従来の撮像装置に比べて構造プロセスが簡
易になり、また集積度を大幅に高めることができ
るという利点を有している。この多数のSITが遮
蔽ゲート領域を共通としてアレイ状に配列された
撮像装置は、光検出感度が極めて高く、このため
MOS特有のスイツチ雑音が伴なわないという利
点も有している。なお上記特開昭58−105672号公
報および特許第1556905号に開示されている撮像
装置は上記SITが遮蔽ゲート領域を共通としてマ
トリツクス状に配列されたものであるが、複数の
STI遮蔽ゲートを共通として一次元的（ライン
状）に配列されて撮像装置が構成されてもよいこ
とを言うまでもない。勿論、単一のSITは光電変
換装置として利用することができる。従つて本明
細書でいう「光検出装置」とは、複数のSITが遮
蔽ゲート領域を共通としてマトリツクス状あるい
はライン状に配列されて構成された撮像装置と、
単一のSITによつて構成された光電変換装置の両
方を含めて意味するものである。光検出とスイツ
チング機能を併有する上記SITからなる光検出装
置は、従来のMOS型光検出装置にとつて代わる
ものとして大きな期待が寄せられている。しかし
ながら、SITを利用した光検出装置の開発は始ま
つたばかりであり、該光検出装置を製造するのに
どのような方法が適しているかという問題は今後
解決すべき技術的課題である。
通として多数アレイ状に配列された撮像装置は、
単一のSITによつて光検出と読み出しのためのス
イツチングを行なう構成であるから、光検出用の
ダイオードとスイツチ用のMOSトランジスタを
備えた従来の撮像装置に比べて構造プロセスが簡
易になり、また集積度を大幅に高めることができ
るという利点を有している。この多数のSITが遮
蔽ゲート領域を共通としてアレイ状に配列された
撮像装置は、光検出感度が極めて高く、このため
MOS特有のスイツチ雑音が伴なわないという利
点も有している。なお上記特開昭58−105672号公
報および特許第1556905号に開示されている撮像
装置は上記SITが遮蔽ゲート領域を共通としてマ
トリツクス状に配列されたものであるが、複数の
STI遮蔽ゲートを共通として一次元的（ライン
状）に配列されて撮像装置が構成されてもよいこ
とを言うまでもない。勿論、単一のSITは光電変
換装置として利用することができる。従つて本明
細書でいう「光検出装置」とは、複数のSITが遮
蔽ゲート領域を共通としてマトリツクス状あるい
はライン状に配列されて構成された撮像装置と、
単一のSITによつて構成された光電変換装置の両
方を含めて意味するものである。光検出とスイツ
チング機能を併有する上記SITからなる光検出装
置は、従来のMOS型光検出装置にとつて代わる
ものとして大きな期待が寄せられている。しかし
ながら、SITを利用した光検出装置の開発は始ま
つたばかりであり、該光検出装置を製造するのに
どのような方法が適しているかという問題は今後
解決すべき技術的課題である。
本発明の目的は、広くは上述のような構造を有
するSITからなる半導体光検出装置の製造方法を
提供することにある。より具体的には、本発明の
目的は良好な光応答特性を示し、また複数のSIT
で装置が構成される場合に各SITの光ダイナミツ
ク特性のバラツキの小さい上記半導体光検出装置
を製造することが可能な方法を提供することにあ
る。
するSITからなる半導体光検出装置の製造方法を
提供することにある。より具体的には、本発明の
目的は良好な光応答特性を示し、また複数のSIT
で装置が構成される場合に各SITの光ダイナミツ
ク特性のバラツキの小さい上記半導体光検出装置
を製造することが可能な方法を提供することにあ
る。
上記目的を達成する本発明の製造方法の構成
は、以下に示す通りである。即ち、シリコンウエ
ーハの第１の主面に第１の主電極領域３と、第２
の主面に第２の主電極領域１がそれぞれ形成され
た静電誘導トランジスタからなる半導体光検出装
置の製造方法において フイールド酸化膜６が形成された前記第１の
主面の所定の位置にその表面に酸化膜が存在す
る制御ゲート領域４とその制御ゲート領域を囲
む遮蔽ゲート領域５を形成した後、該両ゲート
領域の間の前記第１の主面の所定の位置に第１
の主電極領域３を形成し、 前記第１の主電極領域に第１の導電性材料か
らなる電極８を形成した後前記第１の主面全体
を第１の絶縁性材料の層１１で被覆し、 前記制御ゲート領域４部分の前記第１の絶縁
性材料の層を除去した後前記第１の主面の全体
を第２の絶縁性材料の膜１２で被覆し、 前記制御ゲート領域４部分の前記第２の絶縁
性材料の膜１２上に第２の導電性材料からなる
電極９を形成し、 前記遮蔽ゲート領域５の一部分上の前記第２
の絶縁性材料の膜１２、第１の絶縁性材料の層
１１および酸化膜を除去してコンタクトホール
を開孔した後前記第１の主面の全体を金属材料
の層で被覆し、 前記第２の導電性材料からなる電極９と短絡
しないように、また前記制御ゲート領域４近傍
への光の導入に支障がないように少なくとも前
記制御ゲート領域部分の前記金属材料の層を除
去し、遮蔽ゲート電極１３および遮光膜１４を
形成し、しかる後 前記第２の主面上に前記第２の主電極領域１
用の電極１０を形成することを特徴とする半導
体光検出装置の製造方法としての構成を有する
ものである。
は、以下に示す通りである。即ち、シリコンウエ
ーハの第１の主面に第１の主電極領域３と、第２
の主面に第２の主電極領域１がそれぞれ形成され
た静電誘導トランジスタからなる半導体光検出装
置の製造方法において フイールド酸化膜６が形成された前記第１の
主面の所定の位置にその表面に酸化膜が存在す
る制御ゲート領域４とその制御ゲート領域を囲
む遮蔽ゲート領域５を形成した後、該両ゲート
領域の間の前記第１の主面の所定の位置に第１
の主電極領域３を形成し、 前記第１の主電極領域に第１の導電性材料か
らなる電極８を形成した後前記第１の主面全体
を第１の絶縁性材料の層１１で被覆し、 前記制御ゲート領域４部分の前記第１の絶縁
性材料の層を除去した後前記第１の主面の全体
を第２の絶縁性材料の膜１２で被覆し、 前記制御ゲート領域４部分の前記第２の絶縁
性材料の膜１２上に第２の導電性材料からなる
電極９を形成し、 前記遮蔽ゲート領域５の一部分上の前記第２
の絶縁性材料の膜１２、第１の絶縁性材料の層
１１および酸化膜を除去してコンタクトホール
を開孔した後前記第１の主面の全体を金属材料
の層で被覆し、 前記第２の導電性材料からなる電極９と短絡
しないように、また前記制御ゲート領域４近傍
への光の導入に支障がないように少なくとも前
記制御ゲート領域部分の前記金属材料の層を除
去し、遮蔽ゲート電極１３および遮光膜１４を
形成し、しかる後 前記第２の主面上に前記第２の主電極領域１
用の電極１０を形成することを特徴とする半導
体光検出装置の製造方法としての構成を有する
ものである。
或いはまた、単一のシリコンウエーハの第１の
主面に第１の主電極領域３、第２の主面に第２の
主電極領域１がそれぞれ形成された複数の静電誘
導トランジスタをアレイ状に配列させて形成する
半導体光検出装置の製造方法において フイールド酸化膜６が形成された前記第１の
主面の所定の位置に、その表面に酸化膜が存在
する複数の制御ゲート領域４と、この複数の制
御ゲート領域を囲む遮蔽ゲート領域５を形成し
た後、該両ゲート領域の間の第１の主面の所定
の位置に複数の第１の主電極領域３を形成し、 前記複数の第１の主電極領域３の上部、およ
び前記フイールド酸化膜６の上部の前記複数の
第１の主電極領域３を相互に接続する部分に第
１の導電性材料からなる電極８および配線層８
を形成した後前記第１の主面全体を第１の絶縁
性材料の層１１で被覆し、 前記複数の制御ゲート領域４部分の前記第１
の絶縁性材料の層を除去した後前記第１の主面
の全体を第２の絶縁性材料の膜１２で被覆し、 前記複数の制御ゲート領域４部分および前記
複数の制御ゲート領域部分を相互に接続する部
分の前記第２の絶縁性材料の膜上に第２の導電
性材料からなる電極９および配線層９を形成
し、 前記遮蔽ゲート領域の一部分上の前記第２の
絶縁性材料の膜１２、第１の絶縁性材料の層１
１および酸化膜を除去してコンタクトホールを
開孔した後前記第１の主面の全体を金属材料の
層で被覆し、 前記第２の導電性材料からなる電極９および
配線層９と短絡しないように、また前記制御ゲ
ート領域近傍への光の導入に支障がないように
少なくとも前記制御ゲート領域部分の前記金属
材料の層を除去し、遮蔽ゲート電極１３および
遮光膜１４を形成し、しかる後、 前記第２の主面上に前記第２の主電極領域用
の電極１０を形成することを特徴とする半導体
光検出装置の製造方法としての構成を有するも
のである。
主面に第１の主電極領域３、第２の主面に第２の
主電極領域１がそれぞれ形成された複数の静電誘
導トランジスタをアレイ状に配列させて形成する
半導体光検出装置の製造方法において フイールド酸化膜６が形成された前記第１の
主面の所定の位置に、その表面に酸化膜が存在
する複数の制御ゲート領域４と、この複数の制
御ゲート領域を囲む遮蔽ゲート領域５を形成し
た後、該両ゲート領域の間の第１の主面の所定
の位置に複数の第１の主電極領域３を形成し、 前記複数の第１の主電極領域３の上部、およ
び前記フイールド酸化膜６の上部の前記複数の
第１の主電極領域３を相互に接続する部分に第
１の導電性材料からなる電極８および配線層８
を形成した後前記第１の主面全体を第１の絶縁
性材料の層１１で被覆し、 前記複数の制御ゲート領域４部分の前記第１
の絶縁性材料の層を除去した後前記第１の主面
の全体を第２の絶縁性材料の膜１２で被覆し、 前記複数の制御ゲート領域４部分および前記
複数の制御ゲート領域部分を相互に接続する部
分の前記第２の絶縁性材料の膜上に第２の導電
性材料からなる電極９および配線層９を形成
し、 前記遮蔽ゲート領域の一部分上の前記第２の
絶縁性材料の膜１２、第１の絶縁性材料の層１
１および酸化膜を除去してコンタクトホールを
開孔した後前記第１の主面の全体を金属材料の
層で被覆し、 前記第２の導電性材料からなる電極９および
配線層９と短絡しないように、また前記制御ゲ
ート領域近傍への光の導入に支障がないように
少なくとも前記制御ゲート領域部分の前記金属
材料の層を除去し、遮蔽ゲート電極１３および
遮光膜１４を形成し、しかる後、 前記第２の主面上に前記第２の主電極領域用
の電極１０を形成することを特徴とする半導体
光検出装置の製造方法としての構成を有するも
のである。
或いはまた、前記複数の静電誘導トランジスタ
を二次元的に配列されて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
するものである。
を二次元的に配列されて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
するものである。
或いはまた、前記複数の静電誘導トランジスタ
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
するものである。
を一次元的に配列させて形成することを特徴とす
る半導体光検出装置の製造方法としての構成を有
するものである。
第３図は本発明の光検出装置の製造方法の一実
施例を説明する概略断面図である。
施例を説明する概略断面図である。
まず、(a)；不純物密度が1018〜1020cm-3のn+型
１１１Si基板（ウエーハ）１を基準する。このn+
型Si基板１のドーパンドとしてはSb，Ｐ等が使
用可能であるが、拡散係数の小さいSbを用いる
のが好ましい。このn+型Si基板１の上に不純物濃
度1013〜1015cm-3程度で暑さ５〜10μｍのn-層２
をエピタキシヤル法で形成した後、ウエーハを
1000〜1100℃の酸素雰囲気中に25〜60分放置する
ことにより膜厚3000〜8000ÅのSiO2のフイール
ド酸化膜６をn-層２の上部に形成する。
１１１Si基板（ウエーハ）１を基準する。このn+
型Si基板１のドーパンドとしてはSb，Ｐ等が使
用可能であるが、拡散係数の小さいSbを用いる
のが好ましい。このn+型Si基板１の上に不純物濃
度1013〜1015cm-3程度で暑さ５〜10μｍのn-層２
をエピタキシヤル法で形成した後、ウエーハを
1000〜1100℃の酸素雰囲気中に25〜60分放置する
ことにより膜厚3000〜8000ÅのSiO2のフイール
ド酸化膜６をn-層２の上部に形成する。
次に、(b)；マスク合わせによりゲート領域形成
予定部分のフイールド酸化膜６をウエツトエツチ
ングで除去した後、この部分にBBr3を950℃程度
で熱分解することによりＢ（硼素）を堆積させ、
このＢを1100℃程度のウエツトO2の酸化性雰囲
気中で熱拡散させることによりＢドープのP+型
ゲート領域４および５を1018〜1021cm-3の不純物
密度、２〜4μｍの深さで形成する。ここで４は
制御ゲート領域、５は制御ゲート領域４を囲むよ
うに形成される遮蔽ゲート領域であるが、複数の
SITがアレイ状に配列された撮像装置が製造され
る場合には、それぞれが孤立状態の複数の制御ゲ
ート領域４と、それらを囲む共通の遮蔽ゲート領
域５とが形成されることは言うまでもない。な
お、上記Ｂの熱拡散は酸化性雰囲気中で行われる
ので熱拡散の結果形成されたp+型ゲート領域４
および５の表面には新たな酸化膜が形成される。
また、このp+型ゲート領域４および５の形成は、
上記熱拡散に代えてＢのイオン注入により行なつ
てもよい。この場合、Ｂのイオン注入は上記上記
熱拡散の場合と同様にフイールド酸化膜６を完全
に除去した後行なつてもよいし、あるいはフイー
ルド酸化膜６を厚さ方向に一部分除去し、残存す
るフイールド酸化膜６を通して行なつてもよい。
p+型ゲート領域４および５がいかなる方法で形
成される場合でも、P+型ゲート領域４および５
形成後その表面には酸化膜が存在する必要があ
る。
予定部分のフイールド酸化膜６をウエツトエツチ
ングで除去した後、この部分にBBr3を950℃程度
で熱分解することによりＢ（硼素）を堆積させ、
このＢを1100℃程度のウエツトO2の酸化性雰囲
気中で熱拡散させることによりＢドープのP+型
ゲート領域４および５を1018〜1021cm-3の不純物
密度、２〜4μｍの深さで形成する。ここで４は
制御ゲート領域、５は制御ゲート領域４を囲むよ
うに形成される遮蔽ゲート領域であるが、複数の
SITがアレイ状に配列された撮像装置が製造され
る場合には、それぞれが孤立状態の複数の制御ゲ
ート領域４と、それらを囲む共通の遮蔽ゲート領
域５とが形成されることは言うまでもない。な
お、上記Ｂの熱拡散は酸化性雰囲気中で行われる
ので熱拡散の結果形成されたp+型ゲート領域４
および５の表面には新たな酸化膜が形成される。
また、このp+型ゲート領域４および５の形成は、
上記熱拡散に代えてＢのイオン注入により行なつ
てもよい。この場合、Ｂのイオン注入は上記上記
熱拡散の場合と同様にフイールド酸化膜６を完全
に除去した後行なつてもよいし、あるいはフイー
ルド酸化膜６を厚さ方向に一部分除去し、残存す
るフイールド酸化膜６を通して行なつてもよい。
p+型ゲート領域４および５がいかなる方法で形
成される場合でも、P+型ゲート領域４および５
形成後その表面には酸化膜が存在する必要があ
る。
(c)；マスク合わせにより制御ゲート領域４と遮
蔽ゲート領域５の間のドレイン形成予定部分のフ
イールド酸化膜６をウエツトエツチングにより完
全に除去した後、その部分のn-型エピタキシヤ
ル層２にn+型ドレイン領域３を形成する。この
n+型ドレイン領域３の不純物密度は1019〜1021cm
−３であり、その深さは一般に0.1〜0.5μｍである。
ドーパントとしてはAs，Ｐ等が使用可能である
が、特にう好ましいドーパントはAsである。As
のドーピングによるn+ドレイン領域３の形成は、
真空中または閉管中での熱拡散あるいはイオン注
入により行なわれる。なお第３図に示される実施
例においては、n+型ドレイン領域３は制御ゲー
ト領域４に関して左右対称な２つの位置に制御ゲ
ート領域４までの距離と遮蔽ゲート領域５までの
距離が等しくなるように（すなわち両者の中点
に）形成されているが、とにかくn+型ドレイン
領域３は制御ゲート領域４とそれを囲む遮蔽ゲー
ト領域５との間のn-型エピタキシヤル層に少な
くとも１つ形成されていればよく、また制御ゲー
ト領域４および遮蔽ゲート領域５との位置関係も
任意である。上記特許第1556905号に開示されて
いるように、n+型ドレイン領域３を遮蔽ゲート
領域４に近づけることによつてSITの光感度を高
めることができる。
蔽ゲート領域５の間のドレイン形成予定部分のフ
イールド酸化膜６をウエツトエツチングにより完
全に除去した後、その部分のn-型エピタキシヤ
ル層２にn+型ドレイン領域３を形成する。この
n+型ドレイン領域３の不純物密度は1019〜1021cm
−３であり、その深さは一般に0.1〜0.5μｍである。
ドーパントとしてはAs，Ｐ等が使用可能である
が、特にう好ましいドーパントはAsである。As
のドーピングによるn+ドレイン領域３の形成は、
真空中または閉管中での熱拡散あるいはイオン注
入により行なわれる。なお第３図に示される実施
例においては、n+型ドレイン領域３は制御ゲー
ト領域４に関して左右対称な２つの位置に制御ゲ
ート領域４までの距離と遮蔽ゲート領域５までの
距離が等しくなるように（すなわち両者の中点
に）形成されているが、とにかくn+型ドレイン
領域３は制御ゲート領域４とそれを囲む遮蔽ゲー
ト領域５との間のn-型エピタキシヤル層に少な
くとも１つ形成されていればよく、また制御ゲー
ト領域４および遮蔽ゲート領域５との位置関係も
任意である。上記特許第1556905号に開示されて
いるように、n+型ドレイン領域３を遮蔽ゲート
領域４に近づけることによつてSITの光感度を高
めることができる。
次に、(d)；第１の導電性材料の層を全表面にわ
たつて堆積する。導電性材料としてはＰ等がドー
プされた多結晶Si（ドープドポリシリコン：
DOPOS）、モリブデンシリサイト等の高融点金
属のシリサイト、SnO2等が使用可能であるが、
特に好ましい導電性材料はDOPOSである。
DOPOS層の堆積はSiH4とPH3の混合ガスを用い
CVD法で行なう。
たつて堆積する。導電性材料としてはＰ等がドー
プされた多結晶Si（ドープドポリシリコン：
DOPOS）、モリブデンシリサイト等の高融点金
属のシリサイト、SnO2等が使用可能であるが、
特に好ましい導電性材料はDOPOSである。
DOPOS層の堆積はSiH4とPH3の混合ガスを用い
CVD法で行なう。
(e)；マスク合わせによりn+型ドレイン領域３
上に存在する部分以外の上記第１の導電性材料の
層をエツチング除去し、これによつてn+型ドレ
イン領域３上にドレイン電極８を形成する。導電
性材料としてDOPOSを使用した場合には、ドレ
イン電極８以外のDOPOS層の除去はCF4、CF4
＋O2、PCl3等をエツチヤントするプラズマエツ
チングで行なうのが特に好ましい。
上に存在する部分以外の上記第１の導電性材料の
層をエツチング除去し、これによつてn+型ドレ
イン領域３上にドレイン電極８を形成する。導電
性材料としてDOPOSを使用した場合には、ドレ
イン電極８以外のDOPOS層の除去はCF4、CF4
＋O2、PCl3等をエツチヤントするプラズマエツ
チングで行なうのが特に好ましい。
次に、(f)；第１の絶縁性材料の層１１で全表面
を被覆する。一般にこの第１の絶縁性材料の層１
１による被覆は、400℃程度のSiH4／O2／PH3あ
るいは750℃程度のSiH4／N2Ｏ／PH3を用いて
CVD法により燐珪酸ガラス（PSG）を全表面に
堆積させることによつて行なう。
を被覆する。一般にこの第１の絶縁性材料の層１
１による被覆は、400℃程度のSiH4／O2／PH3あ
るいは750℃程度のSiH4／N2Ｏ／PH3を用いて
CVD法により燐珪酸ガラス（PSG）を全表面に
堆積させることによつて行なう。
(g)；マスク合わせにより制御ゲート領域４上の
上記第１の絶縁性材料の層１１と酸化膜をウエツ
トエツチングで除去する。
上記第１の絶縁性材料の層１１と酸化膜をウエツ
トエツチングで除去する。
次に、(h)；第２の絶縁性材料の膜１２で全表面
を被覆する。この第２の絶縁性材料の膜１２は制
御ゲート領域４においてコンデンサを形成するも
のである。絶縁性材料としてはSi3N4，SiO2，
Al2O3，AlN3等が使用可能であるが、誘導率が
高くしかも低温で良質な膜が得られるところか
ら、Si3N4が特に好ましい。絶縁性材料の膜１２
がSi3N4である場合には、その膜は400〜700℃の
SiH4／NH3を使用するCVD法により50〜1000Å
の厚さで形成される。
を被覆する。この第２の絶縁性材料の膜１２は制
御ゲート領域４においてコンデンサを形成するも
のである。絶縁性材料としてはSi3N4，SiO2，
Al2O3，AlN3等が使用可能であるが、誘導率が
高くしかも低温で良質な膜が得られるところか
ら、Si3N4が特に好ましい。絶縁性材料の膜１２
がSi3N4である場合には、その膜は400〜700℃の
SiH4／NH3を使用するCVD法により50〜1000Å
の厚さで形成される。
(i)；第２の導電性材料の層で全表面を被覆した
後、マスク合わせにより制御ゲート領域４上に依
存する部分（コンデンサ７）以外の該第２の導電
性材料の層をエツチング除去し、これによつて制
御ゲート領域４部分の上記第２の絶縁性材料の膜
１２上に制御ゲート電極９を形成する。受光部で
ある制御ゲート領域４上に設けられる電極である
ので、この制御ゲート電極９はできるだけ透明で
あるのが望ましく、一般にその厚さは2000〜5000
Åである。制御ゲート電極９を構成する導電性材
料としてはSbがドープされたSnO2，DOPOS，
In2O3，Ta2O5，Al等が使用可能であるが、特に
SbがドープされたSnO2，あるいはDOPOSを使
用するのが好ましい。導電性材料としてSbがト
ープされたSnO2を使用する場合には、SnCl2／
SbCl5を用いてCVD法により全表面にSbがドープ
されたSnO2の層を堆積した後、マスク合わせに
より制御ゲート電極９以外のSnO2層をプラズマ
エツチで除去する。この場合、エツチヤントとし
てはCCl4を用いるのが好ましい。一方、導電性
材料としてDOPOSを使用する場合には、SiH4／
PH3を用いてCVD法により全表面にDOPOSの層
を堆積した後、マスク合わせにより制御ゲート電
極９以外のDOPOS層をプラズマエツチで除去す
る。この場合、エツチヤントとしてはCF4，CF4
＋O2，PCl3等を用いる。なお、Alは入射線が電
子線等の高エネルギー線である場合に制御ゲート
領域材料として適している。
後、マスク合わせにより制御ゲート領域４上に依
存する部分（コンデンサ７）以外の該第２の導電
性材料の層をエツチング除去し、これによつて制
御ゲート領域４部分の上記第２の絶縁性材料の膜
１２上に制御ゲート電極９を形成する。受光部で
ある制御ゲート領域４上に設けられる電極である
ので、この制御ゲート電極９はできるだけ透明で
あるのが望ましく、一般にその厚さは2000〜5000
Åである。制御ゲート電極９を構成する導電性材
料としてはSbがドープされたSnO2，DOPOS，
In2O3，Ta2O5，Al等が使用可能であるが、特に
SbがドープされたSnO2，あるいはDOPOSを使
用するのが好ましい。導電性材料としてSbがト
ープされたSnO2を使用する場合には、SnCl2／
SbCl5を用いてCVD法により全表面にSbがドープ
されたSnO2の層を堆積した後、マスク合わせに
より制御ゲート電極９以外のSnO2層をプラズマ
エツチで除去する。この場合、エツチヤントとし
てはCCl4を用いるのが好ましい。一方、導電性
材料としてDOPOSを使用する場合には、SiH4／
PH3を用いてCVD法により全表面にDOPOSの層
を堆積した後、マスク合わせにより制御ゲート電
極９以外のDOPOS層をプラズマエツチで除去す
る。この場合、エツチヤントとしてはCF4，CF4
＋O2，PCl3等を用いる。なお、Alは入射線が電
子線等の高エネルギー線である場合に制御ゲート
領域材料として適している。
(j)；遮蔽ゲート領域５の一部分上の第２の絶縁
性材料の膜１２、第１の絶縁性材料の層１１およ
び酸化膜を除去してコンタクトホールCHを開孔
する。具体的には、コンタクトホール形成予定部
分にマスク合わせし、プラズマエツチでSi3N4等
の第２の絶縁性材料の膜１２を除去した後、ウエ
ツトエツチクによりPSG等の第１の絶縁性材料
の層１１および酸化膜を除去する。なお、コンタ
クトホールは必ずしも１つのSITにつき１つ設け
る必要はなく、その数および開孔場所は光検出装
置全体を構成するSITの数、遮蔽ゲート領域５の
抵抗値等を考慮して適宜決められる。
性材料の膜１２、第１の絶縁性材料の層１１およ
び酸化膜を除去してコンタクトホールCHを開孔
する。具体的には、コンタクトホール形成予定部
分にマスク合わせし、プラズマエツチでSi3N4等
の第２の絶縁性材料の膜１２を除去した後、ウエ
ツトエツチクによりPSG等の第１の絶縁性材料
の層１１および酸化膜を除去する。なお、コンタ
クトホールは必ずしも１つのSITにつき１つ設け
る必要はなく、その数および開孔場所は光検出装
置全体を構成するSITの数、遮蔽ゲート領域５の
抵抗値等を考慮して適宜決められる。
(k)；金属材料の層で全表面を被覆する。この被
覆は例えば電子ビームまたはスパツタ法により０
〜10％のSiを含有するAlの層を1.0μｍ程度の厚さ
で全表面に堆積することによつて行なわれる。
覆は例えば電子ビームまたはスパツタ法により０
〜10％のSiを含有するAlの層を1.0μｍ程度の厚さ
で全表面に堆積することによつて行なわれる。
その後少なくとも制御ゲート領域部分の上記金
属材料の層を除去し、さらにウエーハの裏面、す
なわちn+型Si基板１の表面（n+型ソース領域）
全面にAl等からなる電極１０（第４図参照）を
形成し、400〜450℃の真空下または不活性ガス中
または水素ガス中でアニーリングを行なう。
属材料の層を除去し、さらにウエーハの裏面、す
なわちn+型Si基板１の表面（n+型ソース領域）
全面にAl等からなる電極１０（第４図参照）を
形成し、400〜450℃の真空下または不活性ガス中
または水素ガス中でアニーリングを行なう。
このようにして第４図に示すような単一のSIT
及びこれらの単一のSITをアレイ状に配列した
SITイメージセンサなどの構造が示されるような
光検出装置が完成する。なお第４図においては、
金属材料の層は、コンタクトホールを充填する遮
蔽ゲート領域１３およびこの遮蔽ゲート領域１３
と一体となつた遮光膜１４（遮蔽ゲート領域部分
を遮光する）を残して除去されているが必ずしも
そのように除去される必要はなく、少なくとも受
光部である制御ゲート領域部分において制御ゲー
ト電極９と電気的に短絡しないように金属材料の
層が除去されていればよい。
及びこれらの単一のSITをアレイ状に配列した
SITイメージセンサなどの構造が示されるような
光検出装置が完成する。なお第４図においては、
金属材料の層は、コンタクトホールを充填する遮
蔽ゲート領域１３およびこの遮蔽ゲート領域１３
と一体となつた遮光膜１４（遮蔽ゲート領域部分
を遮光する）を残して除去されているが必ずしも
そのように除去される必要はなく、少なくとも受
光部である制御ゲート領域部分において制御ゲー
ト電極９と電気的に短絡しないように金属材料の
層が除去されていればよい。
以上説明した本発明の製造方法によれば、良好
な応答特性を示すSITからなる光検出装置を製造
することができる。また、本発明の製造方法によ
れば、各SITの光ダイナミツク特性のバラツキの
小さい複数のSITからなる光検出装置を製造する
ことができる。
な応答特性を示すSITからなる光検出装置を製造
することができる。また、本発明の製造方法によ
れば、各SITの光ダイナミツク特性のバラツキの
小さい複数のSITからなる光検出装置を製造する
ことができる。
第５図は本発明の製造方法に従つて製造された
光検出装置の光ダイナミツク特性を例示するグラ
フである。第５図に示す光ダイナミツク特性は、
ドレイン領域３が遮蔽ゲート領域５側に寄せられ
ていること以外は第４図に示される断面構造と同
様の断面積を有するSITを４×４の複数個集積化
した光検出装置のうちの３個のSITより測定した
ものである。各SITの構造は、n-型エピタキシヤ
ル層２の不純物密度が〜1013cm縁-3、p+型の制御
ゲート領域４および遮蔽ゲート領域５の不純物濃
度が1019cm-13以上、両ゲート領域の深さが２〜
4μｍ、n-型エピタキシヤル層２の厚さが８〜10μ
ｍ程度である。１個のSITの面積は100μｍ×100μ
ｍ程度である。第５図において、Ａのラインは
W1−W2＝2.0μｍ（但し、W1は制御ゲート領域−
ドレイン領域間距離、W2は遮蔽ゲート領域−ド
レイン領域間距離である）であるようなSITを有
するチツプ（チツプＡ）より測定された光ダイナ
ミツクの特性、ＢのラインはW1−W2＝1.0μｍで
あるようなSITを有するチツプ（チツプＢ）より
測定された光ダイナミツク特性である。チツプＡ
およびチツプＢには、電気的に共通の遮蔽ゲート
領域にバイアス抵抗RSG＝1MΩを介してそれぞれ
−1.8Vおよび−1.5Vの逆バイアスが加えられて
いる。第５図に示す光ダイナミツク特性は光積分
時間が10msecの例であり、信号読み出しライン
の選択パルスφSが加えられ、これによつてビデオ
バイアスが一列に並んだSIT1−１，１−２，１
−３に加わる。これに読み出しゲートパルスφG
（ゲートパルス高さ5V、幅1μsec）が加えられる
と順次光情報が読み出される。
光検出装置の光ダイナミツク特性を例示するグラ
フである。第５図に示す光ダイナミツク特性は、
ドレイン領域３が遮蔽ゲート領域５側に寄せられ
ていること以外は第４図に示される断面構造と同
様の断面積を有するSITを４×４の複数個集積化
した光検出装置のうちの３個のSITより測定した
ものである。各SITの構造は、n-型エピタキシヤ
ル層２の不純物密度が〜1013cm縁-3、p+型の制御
ゲート領域４および遮蔽ゲート領域５の不純物濃
度が1019cm-13以上、両ゲート領域の深さが２〜
4μｍ、n-型エピタキシヤル層２の厚さが８〜10μ
ｍ程度である。１個のSITの面積は100μｍ×100μ
ｍ程度である。第５図において、Ａのラインは
W1−W2＝2.0μｍ（但し、W1は制御ゲート領域−
ドレイン領域間距離、W2は遮蔽ゲート領域−ド
レイン領域間距離である）であるようなSITを有
するチツプ（チツプＡ）より測定された光ダイナ
ミツクの特性、ＢのラインはW1−W2＝1.0μｍで
あるようなSITを有するチツプ（チツプＢ）より
測定された光ダイナミツク特性である。チツプＡ
およびチツプＢには、電気的に共通の遮蔽ゲート
領域にバイアス抵抗RSG＝1MΩを介してそれぞれ
−1.8Vおよび−1.5Vの逆バイアスが加えられて
いる。第５図に示す光ダイナミツク特性は光積分
時間が10msecの例であり、信号読み出しライン
の選択パルスφSが加えられ、これによつてビデオ
バイアスが一列に並んだSIT1−１，１−２，１
−３に加わる。これに読み出しゲートパルスφG
（ゲートパルス高さ5V、幅1μsec）が加えられる
と順次光情報が読み出される。
第５図に示されるように、チツプＡを構成する
SITおよびチツプＢを構成するSITは共にその光
感度が極めて高い（出力電圧が高い）。特にW1−
W2＝2μｍのSIT（チツプＡ）はW1−W2＝1μｍの
SIT（チツプＢ）よりも微弱光側で高感度である。
SITおよびチツプＢを構成するSITは共にその光
感度が極めて高い（出力電圧が高い）。特にW1−
W2＝2μｍのSIT（チツプＡ）はW1−W2＝1μｍの
SIT（チツプＢ）よりも微弱光側で高感度である。
また、光のダイナミツクレンジは40dB以上、
Ｓ／Ｎも40dB以上存在することが確認できる。
このように本発明の製造方法によつて製造された
SIT光検出装置は良好な応答特性を示す。
Ｓ／Ｎも40dB以上存在することが確認できる。
このように本発明の製造方法によつて製造された
SIT光検出装置は良好な応答特性を示す。
また第５図から明らかなように、チツプＡ、チ
ツプＢいずれにおいても各SITの光デイナミツク
特性のバラツキは極めて小さい。このように本発
明の製造方法によれば、各SITの光ダイナミツク
特性のバラツキの小さい複数のSITからなる光検
出装置を得ることができ。
ツプＢいずれにおいても各SITの光デイナミツク
特性のバラツキは極めて小さい。このように本発
明の製造方法によれば、各SITの光ダイナミツク
特性のバラツキの小さい複数のSITからなる光検
出装置を得ることができ。
本発明は最近発明されたばかりのSIT光検出装
置の製造方法を確立するものであり、その工業的
利用価値は非常に大きい。
置の製造方法を確立するものであり、その工業的
利用価値は非常に大きい。
第１図はSITの概略断面図、第２図はSITの読
み出し回路図、第３図及び第４図は本発明の製造
方法を説明するための概略断面図、第５図は本発
明の製造方法に従つて製造されたSIT光検出装置
の光ダイナミツク特性を例示するグラフである。 １……n+型Si基板、２……n-型エピタキシヤ
ル層、３……n+型ドレイン領域、４……p+型制
御ゲート領域、５……p+型遮蔽ゲート領域、６
……酸化膜、７，２１……ゲートコンデンサ、８
……ドレイン電極、９……制御ゲート電極、１０
……ソース電極、１１……第１の絶縁性材料の
層、１２……第２の絶縁性材料の膜、１３……遮
蔽ゲート電極、１４……遮光膜、２２……スイツ
チ、２３……バイアス回路、２４……読み出し端
子。
み出し回路図、第３図及び第４図は本発明の製造
方法を説明するための概略断面図、第５図は本発
明の製造方法に従つて製造されたSIT光検出装置
の光ダイナミツク特性を例示するグラフである。 １……n+型Si基板、２……n-型エピタキシヤ
ル層、３……n+型ドレイン領域、４……p+型制
御ゲート領域、５……p+型遮蔽ゲート領域、６
……酸化膜、７，２１……ゲートコンデンサ、８
……ドレイン電極、９……制御ゲート電極、１０
……ソース電極、１１……第１の絶縁性材料の
層、１２……第２の絶縁性材料の膜、１３……遮
蔽ゲート電極、１４……遮光膜、２２……スイツ
チ、２３……バイアス回路、２４……読み出し端
子。
Claims (1)
- 【特許請求の範囲】 １ シリコンウエーハの第１の主面に第１の主電
極領域と、第２の主面に第２の主電極領域がそれ
ぞれ形成された静電誘導トランジスタからなる半
導体光検出装置の製造方法において フイールド酸化膜が形成された前記第１の主
面の所定の位置にその表面に酸化膜が存在する
制御ゲート領域とこの制御ゲート領域を囲む遮
蔽ゲート領域を形成した後、該両ゲート領域の
間の前記第１の主面の所定の位置に第１の主電
極領域を形成し、 前記第１の主電極領域に第１の導電性材料か
らなる電極を形成した後前記第１の主面全体を
第１の絶縁性材料の層で被覆し、 前記制御ゲート領域部分の前記第１の絶縁性
材料の層を除去した後前記第１の主面の全体を
第２の絶縁性材料の膜で被覆し、 前記制御ゲート領域部分の前記第２の絶縁性
材料の膜上に第２の導電性材料からなる電極を
形成し、 前記遮蔽ゲート領域の一部分上の前記第２の
絶縁性材料の膜、第１の絶縁性材料の層および
酸化膜を除去してコンタクトホールを開孔した
後前記第１の主面の全体を金属材料の層で被覆
し、 前記第２の導電性材料からなる電極と短絡し
ないように、また前記制御ゲート領域近傍への
光の導入に支障がないように少なくとも前記制
御ゲート領域部分の前記金属材料の層を除去
し、遮蔽ゲート電極および遮光膜を形成し、し
かる後 前記第２の主面上に前記第２の主電極領域用
の電極を形成することを特徴とする半導体光検
出装置の製造方法。 ２ 単一のシリコンウエーハの第１の主面に第１
の主電極領域、第２の主面に第２の主電極領域が
それぞれ形成された複数の静電誘導トランジスタ
をアレイ状に配列させて形成する半導体光検出装
置の製造方法において フイールド酸化膜が形成された前記第１の主
面の所定の位置に、その表面に酸化膜が存在す
る複数の制御ゲート領域と、この複数の制御ゲ
ート領域を囲む遮蔽ゲート領域を形成した後、
該両ゲート領域の間の第１の主面の所定の位置
に複数の第１の主電極領域を形成し、 前記複数の第１の主電極領域の上部、および
前記フイールド酸化膜の上部の前記複数の第１
の主電極領域を相互に接続する部分に第１の導
電性材料からなる電極および配線層を形成した
後前記第１の主面全体を第１の絶縁性材料の層
で被覆し、 前記複数の制御ゲート領域部分の前記第１の
絶縁性材料の層を除去した後前記第１の主面の
全体を第２の絶縁性材料の膜で被覆し、 前記複数の制御ゲート領域部分および前記複
数の制御ゲート領域部分を相互に接続する部分
の前記第２の絶縁性材料の膜上に第２の導電性
材料からなる電極および配線層を形成し、 前記遮蔽ゲート領域の一部分上の前記第２の
絶縁性材料の膜、第１の絶縁性材料の層および
酸化膜を除去してコンタクトホールを開孔した
後前記第１の主面の全体を金属材料の層で被覆
し、 前記第２の導電性材料からなる電極および配
線層と短絡しないように、また前記制御ゲート
領域近傍への光の導入に支障がないように少な
くとも前記制御ゲート領域部分の前記金属材料
の層を除去し、遮蔽ゲート電極および遮光膜を
形成し、しかる後 前記第２の主面上に前記第２の主電極領域用
の電極を形成することを特徴とする半導体光検
出装置の製造方法。 ３ 前記複数の静電誘導トランジスタを二次元的
に配列させて形成することを特徴とする特許請求
の範囲第２項記載の半導体光検出装置の製造方
法。 ４ 前記複数の静電誘導トランジスタを一次元的
に配列させて形成することを特徴とする特許請求
の範囲第２項記載の半導体光検出装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218589A JPS59107582A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置の製造方法 |
| US06/561,120 US4499654A (en) | 1982-12-13 | 1983-12-13 | Method for fabricating semiconductor photodetector |
| DE3345044A DE3345044C2 (de) | 1982-12-13 | 1983-12-13 | Verfahren zur Herstellung eines Halbleiter-Fotodetektors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218589A JPS59107582A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107582A JPS59107582A (ja) | 1984-06-21 |
| JPH05873B2 true JPH05873B2 (ja) | 1993-01-06 |
Family
ID=16722319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218589A Granted JPS59107582A (ja) | 1982-12-13 | 1982-12-13 | 半導体光検出装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4499654A (ja) |
| JP (1) | JPS59107582A (ja) |
| DE (1) | DE3345044C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS59108372A (ja) * | 1982-12-13 | 1984-06-22 | Fuji Photo Film Co Ltd | 半導体光検出装置及びその製造方法 |
| GB2176935B (en) * | 1985-06-21 | 1988-11-23 | Stc Plc | Photoconductor |
| JPH0691235B2 (ja) * | 1986-07-23 | 1994-11-14 | 新技術事業団 | 撮像素子アレイ及びその製作方法 |
| US5215928A (en) * | 1990-09-07 | 1993-06-01 | Sony Corporation | Method of manufacturing a semiconductor device for optical pick-up |
| EP1110801A3 (en) * | 1992-05-12 | 2001-07-11 | Seiko Epson Corporation | Electric motor vehicle |
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| US6504195B2 (en) * | 2000-12-29 | 2003-01-07 | Eastman Kodak Company | Alternate method for photodiode formation in CMOS image sensors |
| WO2010005288A1 (en) * | 2008-07-09 | 2010-01-14 | Polymer Vision Limited | Electronic device comprising static induction transistor and thin film transistor, method of manufacturing an electronic device and display panel |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS497870B1 (ja) * | 1969-06-06 | 1974-02-22 | ||
| US3738062A (en) * | 1971-11-11 | 1973-06-12 | H Ughi | Security and safety device for apertures in buildings |
| GB1504484A (en) * | 1975-08-13 | 1978-03-22 | Tokyo Shibaura Electric Co | Semiconductor device and a method for manufacturing the same |
| DE2832388C2 (de) * | 1978-07-24 | 1986-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
| DE3003391C2 (de) * | 1980-01-31 | 1984-08-30 | Josef Dipl.-Phys. Dr. 8041 Fahrenzhausen Kemmer | Strahlungsdetektor mit einem passivierten pn-Halbleiterübergang |
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| US4406052A (en) * | 1981-11-12 | 1983-09-27 | Gte Laboratories Incorporated | Non-epitaxial static induction transistor processing |
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS5945781A (ja) * | 1982-09-09 | 1984-03-14 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
-
1982
- 1982-12-13 JP JP57218589A patent/JPS59107582A/ja active Granted
-
1983
- 1983-12-13 DE DE3345044A patent/DE3345044C2/de not_active Expired - Lifetime
- 1983-12-13 US US06/561,120 patent/US4499654A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4499654A (en) | 1985-02-19 |
| JPS59107582A (ja) | 1984-06-21 |
| DE3345044A1 (de) | 1984-07-05 |
| DE3345044C2 (de) | 1995-10-05 |
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