JPS63187658A - 半導体素子用パツケ−ジのリ−ドフレ−ム取付構造 - Google Patents

半導体素子用パツケ−ジのリ−ドフレ−ム取付構造

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JPS63187658A
JPS63187658A JP1981287A JP1981287A JPS63187658A JP S63187658 A JPS63187658 A JP S63187658A JP 1981287 A JP1981287 A JP 1981287A JP 1981287 A JP1981287 A JP 1981287A JP S63187658 A JPS63187658 A JP S63187658A
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width
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metallized
ceramic
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JP1981287A
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Junichi Shiraishi
白石 順一
Tomoji Goto
後藤 智司
Nobuo Ogasa
小笠 伸夫
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
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    • HELECTRICITY
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
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    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)技術分野 この発明は、高速に動作する半導体素子を組込むべきパ
ッケージに於けるリードフレームの取付構造に関する。
ここで、高速動作というのは、数I QQ Ml) /
 S以上の高速デジタル信号を処理する事、又はsoo
 MIjz  以上の高周波域でアナログ動作する事を
いう。
半導体素子の遅延時間は、素子チップ内のゲー!・遅延
時間とパッケージによる遅延時間の和になる。
いかに素子チップ自体が優れていたとしても、パッケー
ジに於ける信号の遅延、減衰が大きければ、なんにもな
らない。
高速性を要求される半導体素子の場合、パッケージの中
の導体が、高周波伝送路として最適のものでなければな
らない。すなわち、特性インピーダンスが一定の伝送路
でなければならない。
ここで特性インピーダンスは、伝送路の単位長さ当りの
自己誘導りを容量Cで割ったものの平方根V′「アテ−
とじて与えられる。
低周波信号の場合、このような事は問題(こならなかっ
た。
第4図はプラスチックパッケージの縦断面図である。こ
れは汎用性の高いパッケージである。安価であって、半
導体素子チップのマウントも容易である。リードフレー
ムと半導体素子チップのパッドとは直接に金線でボンデ
ィングしである。信号数が多い場合リードフレームの個
数が増えるが、ワイヤも長くなるから、高速の素子用に
は使えない。熱放散性も悪い。
第5図はセラミック板を使い熱放散性を改良したサーデ
イプ(CERI)IP )の縦断面図である。
これは材質がセラミックになっただけで、高速素子用と
いう点では未だ問題がある。
第6図はセラミック板をいくつか積層したM LCP 
(Multi Lam1nate Ceramic P
ackage )の縦断面図である。これは、1枚のセ
ラミック板の上に、多数のメタライズ配線を放射状に設
けている。
メタライズ配線というのは、セラミックの上にタングス
テン〜Vとその表面1こ金Auを被覆したものである。
厚膜法又は薄膜法によって形成できる。
メタライズ配線と半導体素子チップのバットはAu線に
よりワイヤボンドされる。メタライズ配線の外端はリー
ドフレームにろう付けされる。
メタライズ配線によって、半導体素子チップとリードフ
レームとが仲介される事になる。
このため、ピン数が大きくなっても、パッケージが大き
くなることを防ぐことができる。大きなLを持つワイヤ
を短かくシ、信号の減衰を抑える事ができる。
このように、メタライズ配線を設けることによる利益が
ある。
イ)従来技術 メタライズ配線といっても、電力供給用のものと、信号
の入出力用のものとがある。
いずれにしても、リードフレームをメタライズ配線の外
端にろう付けする。この場合、強固に固着しなければな
らない、という事はもちろんである。機械的強度がなけ
れば、リードフレームが外れてしまって使いものになら
ない。
メタライズ配線のリードフレーム取付構造に於て、信号
入出力用の場合は、もうひとつの問題がある。メタライ
ズ・リードフレームの接合部に於て、信号の反射が少い
、という事である。
高周波信号の伝送路に於て、特性インピーダンスが一定
である場合、信号は減衰せずに進行できる。しかし、途
中で特性インピーダンスが変化すると、信号の一部が反
射される。このため、信号のパワーが急速に減衰する。
インピーダンスが所定の特性インピーダンスから喰い違
う事をインピーダンス不整合という。
インピーダンスを接続部に於ても同一に保つか、はぼ同
一に保つ、という必要がある。これをインピーダンス整
合の要求という事にする。
インピーダンス整合の要求と、機械的強度の要求は、互
に矛盾する事が多い。
メタライズ配線、リードフレームの接続部について説明
する。
第7図、第8図は従来例Iを示す斜視図と縦断面図であ
る。
第1セラミツク板1の上に幅Uの信号用メタライズ配線
3が形成されている。第2セラミツク板。
2がその上に積層されている。メタライズ配線3の特性
インピーダンスは、線幅U1厚みDl及びメクラ・rズ
配線3の上、又は下、或は上下両方にあるクランド面と
の距離Tによって決まる。
特性インピーダンスを一定にするために、幅Uは一定で
なければならない。
たとえば、セラミック板が、比誘電率9.1のAI!2
0zである場合、グランド面が上下0.3 rrrmに
あるとして、線幅Uニー12祁のときに特性インピーダ
ンスが50Ωになる。
””0.12++rm というのは、かなり細い配線で
ある。
モチ口ん、インピーダンスはV〆πアでて与えられるか
ら、線幅Uを広くする事はできる。線幅Uを広くすると
、Lが減り、Cをその分だけ減らせばよい。つまり、セ
ラミック厚みTを増やせばよいQ このよう1こ、線幅Uには、ある程度の設計の自由度が
ある。しかし、線幅Uが太きいと、狭いセラミック面に
形成できるメタライズ配線の数が少なくなる。したがっ
て線幅Uは、一般には細い方が望ましい。
すると、このままの幅ではリードフレーム4をとりつけ
る事ができない。そこで、メタライズ配線の終端は、面
積の広いバッド7とならざるを得ない。バッド7の幅x
1長さyはかなり大きい。
これは、リードフレーム4のろうづけのために必要であ
る。たとえば、幅Xは0.5胴とする。長さyは、例え
ば0.7間とする。
第2の従来例を、第9図と第10図によって説明する。
セラミック板の上に、幅Uのメタライズ面線3に続いて
、面積の広いバッド7を形成する点は同じである。リー
ドフレーム4をより強固にろう付けするため、セラミッ
ク板の端面に、サイトメタライズ面6を設けている。銀
ろうは、リードフレーム4を、水平のバット′7と、垂
直面であるサイトメタライズ面6とに固定する。リード
フレームの支持長さが増えるから、接続強度が増加する
第3の従来例を、第11図と第12図によって説明する
第1セラミツク板1、第2セラミツク板2の外面を面一
(つらいち)にしている。セラミック板1.2の端面(
こ、垂直のメタライズ面6を設ける。
このサイトメタライズ面6は、メタライズ面′f93に
接続されている。しかも、このサイトメタライズ面6は
上下のセラミック板1,2の端面にまたがって形成され
ている。
リードフレーム4の先端は90°に折曲げた折曲部16
となっている。折曲部16がす・イトメタライズ面6に
ろう付けされる。
メタライズ面線3は、端面まて、全長にわたって、同一
の線幅Uであることができる。
このようなリードフレーム取付構造は、例えば、特開昭
57−21846(S57.2.4公開)に於て提案さ
れている。
(1″))発明が解決しようとする間届点先に説明した
従来の、イクライズ配線、リードフレームの接続構造に
は、次のような難点があった。
第7図、第8図で示される従来例Iは、リードフレーム
を取付けるため、幅の広いバットを必要とする。強度を
得るため、長さyも大きい。インピーダンスは線幅によ
って決まる。Uの幅で特性インピーダンスが50Ωとし
であるとすれば、Xの幅では、50Ωからはずれてくる
。容量Cが増え、Lが減るからである。
インピーダンス不整合を生じ、ここで、高周波信号は反
射される。
第9図、第10図で示される従来例■は、す・rドメタ
ライズ面6があり、これがリードフレーI、の固定を助
ける。このためバッド7を、Iの場合より小さくする事
ができる。しかし、サイI・メタライズ面6が、無終端
スタブとなり、高周波信号の一部が分岐し、反射する。
このため、信号伝送に於て、重大な問題を生じる。
第11図、第12図に示す従来例■は、M1例と同じく
、無終端スタブの問題がある。信号の一部がサイトメタ
ライズ面6の方向へ分岐し、面の端で一部が反射されて
帰ってくる。
さらに、リードフレームの先端を曲げる必要がある。こ
のため金型費用が必要であるなどコストの点でも問題が
あった。
体)   目        的 半導体素子チップのパッケージのメタライズ面線とIJ
−)’フレームの接続114造に於て、接続の機械的強
度が十分であって、インピーダンス不整合の問題の生じ
ない接続構造を提供することが本発明の目的である。
し・n構 成 本発明に於ては、メタライズ面線の幅Uと、11−[・
フレームの幅〜Vを同一とする。また、リードフレーム
をとりつけるセラミツ、′7板の直上のセラミック板に
幅Wのくしの歯状切込みを入れておき、切込みの内側壁
にメタライズ面を設ける。リードフレームは下面と両側
面の3面によってろう付は固定される。
以下、図面(こよって説明する。
第1図は本発明のリードフレーム取付構造の分解斜視図
である。
第2図はリードフレームを取付けた状態の透視斜視図で
ある。
第1セラミツク板1には、同一の線幅Uのメタライズ配
線3が形成されている。これは外端部の幅Xに至るまで
同一である。パッドの部分だけ、拡張しているという事
がない。
x二〇             (1)である。第2
セラミツク板2が、第1セラミツク板1の上に積層され
るものとする。
第2セラミツク板2の端辺には、上下方向にくしの歯状
切込み8が、リードフレームの数だけ切欠いである。
この切込み8は、3つの鉛直壁からなっている〇端面(
こ直角な鉛直壁である内側壁10.10と、端面に平行
で内側壁10.10に直角な内奥壁11である。
この切込み8の幅Qは、メタライズ配線の幅Uにほぼ等
しい。さらに、幅Qは、リードフレーム4の幅Wにもほ
ぼ等しい。
つまり、リードフレームの幅Wは、従来のものよりも細
くなっており、メタライズ配線3の幅にほぼ等しいので
ある。このように、WとUとがほぼ等しいから、この部
分での特性インピーダンスの変動が少なくなる。インピ
ーダンスが整合するので、ここで反射が殆ど生じない。
接続強度を増すため、リードフレームの先端は3面又は
4面に於て、ろう付けされる。
このためくしの歯状切込み8の内側壁10の下方ζこは
、高さkの側面メタライズ13.13が形成されている
。さら1こ内奥壁11の下方にも、同じ高さRの内奥メ
タライズ14が形成されている。
メタライズ13.14の高さ又は、リードフレームの高
さPにほぼ等しい。
すなわち、くシの歯状切込み8とメタライズ配IL’J
−トフレームの寸法の間に U≧W主Q(2) 及び R≧P(3) という関係がある。
リードフレーム4を取付ける場合は、第2セラミツク板
2を第1セラミツク板1に積層し、銀ろうにより、リー
ドフレーム4の先端を、メタライズ配線3、側面メタラ
イズ13,13、内奥メタライズ14の4面によって固
定する。
ろう付けされるのは、第2図に示すように4面になる。
場合によっては、内奥メタライズ14を省くこともてき
る。この場合は3面ζこよる接着ということになる。
このような接合は、リードフレームが細くて、(W主U
)、メタライズ配線と同幅であるから、インピーダンス
不整合の問題を克服する事ができる0 また、細幅の面、W 、Uだけのろう付けでは、接続強
度がとても足りないが、この他に、2側面又は2側面と
端面でのろう付けを行なうから、3面又は4面の立体的
な接続構造となる。このため、接続強度の点でも十分で
ある。
第3図は、このようなリードフレーム接続構造をもつ集
積回路パッケージの一例を示す斜視図である。
第1セラミツク板1、第2セラミツク板2は、正方形の
セラミック板であって、中央に正方形の開口21.22
を有する。
第1セラミツク板1の上面はメタライズ配線面19とな
っている。この面には、中央開口21から、外縁に至る
、数多くのメタライズ配線3,3゜・・・・・・が形成
しである。信号用の配線もあれば、電源用の配線も含ま
れる。
第2セラミツク板2の外縁には、多数のくしの歯状切込
み8,8.・・・・・・が四辺に切り欠かれている。す
てに述べたように、この切込み8の幅Qは、メタライズ
配線の幅U1リードフレームの幅Wにほぼ等しい。
第2セラミツク板2を、このようにくしの歯状に加工し
た後、くシの歯状切込み8に、メタライズ加工を施す。
そして、側面メタライズ13、内奥メタライズ14を設
けている。
第2セラミツク板2を、第1セラミツク板1の上に積層
し焼成する。くしの歯状切込み8がメタライズ配線3の
外端と合致する。
そこで、リードフレーム4を、クシの歯状切込み8の空
間へ入れて銀ろうで接着する。
第1セラミツク板1の下にはさらに、盲板である底板1
5が積層されている。
底板15と第1開口21で囲まれるキャビティ5に、半
導体素子チップをチップボンドするのである。半導体素
子チップのポンディングパッドと、メタライズ配線3の
内端部とをワイヤによって接続する。
半導体素子チップの取付け、ワイヤボンディングなどが
終る吉、さらに、第2セラミツク板2の上に蓋板を載せ
て封止する。
力)作 用 セラミック板の上に形成されたメタライズ配線とリード
フレームの接合点に於て、接合点の機緘的強度は十分に
ある。リードフレーム先端の3面又は4面がメタライズ
面に固定されるからである。
また、メタライズ配線の幅Uは一定で、パッド部も幅U
より広くなるという事はない。L、Cを一定に保ち、イ
ンピーダンス不整合の難問を解決する事ができる。
(+)実施例 従来例1.n、Hの構造と、本願のリードフレーム取付
構造(皿とする)について、下のような寸法の試料を作
製し、引張り強度と反射波の強度とを測定した。
いずれも、比誘電率が9.1のA、J203基板の上に
、幅Uが0.12mmのタングステンWメタライズを5
目の長さに形成した。全長5加というのは拡大部の長さ
も(1,I)含めたものである。
このAJz03基板の裏面には全体にメタライズ層が形
成してあって、これをグランド面とする。グランド面と
メタライズ線の間に生ずるり、Cの値を調節し、特性イ
ンピーダンスを500にしである。
試料1〜皿について条件を説明する。この内1〜■は第
7図〜第12図によって示された従来例に対応している
試料I・・・・・・端部メタライズ線の幅を、0.7m
の長さにわたって、0.5mmに太くした。(つまり、
第7図で、X = 0.5酎、γ=0.7 Mである。
) 幅0.4間、厚み0.10關のコバールリードフレーム
を銀ろうによってパッ ド部に接合した。(従来例I) 試料■・・・・・端部のメタライズ線の幅を帆6rrr
1nの長さにわたって、0.45mmに太くした。
さらに、側面に幅0.45關、長さ0.5mmのサイド
メタライズを設けた。(第9図でX” 0−45 mm
 、 y二0.6+o+、u=0.45泪、z = 0
.5 mm )幅0.4mm1厚みo、i0瑞のコバー
ルリードフレームを銀ろうにより図のよ うに固定した。(従来例■) 試料■・・・・・・メタライズ配線の上下をAI!2o
3の基板ではさみ、端面に鉛直方向の0.5wX0.5
 ranのメタライズ面を形成した(第11図でx =
 0.5 mm、 z = 0.5 mn )。
幅部4闘、厚み0.10調のリードフ レームの先端帆3+++mを90’折り曲げた形状のリ
ードフレームを銀ろうによっ てメタライズ面に@着した。(従来例 ■) 試料皿・・・・・・基板の上に、もうひとつのk120
3を積層することとする。この板厚は、帆30間(G)
である。切込みの幅Q =0.12門、奥行きZ=0.
7mである切込みを設けである。切込みをメタライズ線
に 一致させる。切込みの側面、地面には メタライズ面が形成しである。
幅部12mm、厚み0.10Wmのコバールリードフレ
ームを、切込みへ銀ろうに よって接合した。第1図、第2図(こ示すとおりである
。(本発明) これら4つの試料について、リードフレームを90’折
曲げた後の引張り強度と、反射電圧比を測定した。
反射電圧比の測定条件は次のよってある。
立上り時間5Q psec 1繰返し周波数500 M
Hz 。
立下り時間5Q pscc 、デユーティ比50夕ざ、
振幅25QmVのパルスを入力した。そして、反射波の
ピーク電圧を測定した。
そして、反射波電圧と入力電圧の比を求めて、clB表
示にした。
引張り強度、反射の実験は、I−皿のいずれについても
、各10個のサンプルについて行ない、10個について
平均したものである。
これらの実験結果を第1表に示す。
第1表  リードフレーム取付構造の異なる試料1〜皿
の引張り強度、反射電圧測定結果 この結果から、本発明のリードフレーム取付構造に於て
は、入力信号の接続部に於(・する反射が殆どないとい
う事が分る。−3Q dBより少いのであるから、殆ど
ないといってらよい。
従来、最も一般に使われていたIの構造より、−15d
Bも小さいのである。つまり、入力信号はIJ −1−
フレームからメタライズ配線へ無反射で入ってゆくこと
ができる。出力信号はメタライズ配線から、リードフレ
ームへ無反射で出力される。
このように、インピーダンス不整合の問題を克服でき、
しかも、引張り強度は従来のものと同等である。
(ン)効 果 この発明による、半導体素子用バッフr−ジに於けるリ
ードフレーム接続構造は、特性インピーダンス不整合の
問題を殆ど生じない。
このため、高速処理用の半導体素子又;は高周波領域で
動作する半導体素子のパッケージのリードフレーム接続
構造さして最適である。しかも、接続の機械的強度は従
来のものと変わらないから、従来の構造を直ちに置換す
ることができる。
【図面の簡単な説明】
第1図は本発明のリードフレーム接続構造を説明するた
めのパッケージの一部拡大分解斜視図。 第2図は本発明のリードフレーム接続構造の透視斜視図
。 第3図は本発明のリードフレーム接続構造を有するセラ
ミックパッケージの一例を示す斜視図。 第4図は従来例にかかるプラスチック(DIP)パッケ
ージの縦断面図。 第5図は従来例にかかるサーディツプ(CERDII’
)の縦断面図。 第6図は従来例にかかるセラミック多層パッケージ(M
 L CP )の縦断面図。 第7図はメタライズ配線とリードフレームの接続構造に
ついて従来例Iを示す斜視図。 第8図は同じ〈従来例Iの縦断面図。 第9図はメタライズ配線とリードフレームの接続+n造
について従来例■を示す斜視図。 第10図は同じ〈従来例■の縦断面図。 第11図はメタライズ配線とリードフレ・−ムの接続構
造について従来例mを示す斜視図。 第12図は同じ〈従来例■を示す縦断面図。 1・・・・・・第1セラミツク板 2・・・・・・第2セラミツク板 3・・・・・・メタライズ配線 4・・・・・・リードフレーム 5・・・・・・キャビティ 6・・・・・・サイドメタライズ 7・・・・・・パ ッ ド 8・・・・・・くしの歯状切込み 10・・・・・・内側壁 11・・・・・・内 奥 壁 13・・・・・・側面メタライズ 14・・・・・・内奥メタライズ 発  明  者        白  石  順  −
後  藤  智  司 小笠伸夫

Claims (1)

    【特許請求の範囲】
  1. 盲板である底板と、底板の上に積層され中央に開口を有
    し少なくとも1板には上面にメタライズ配線を有する複
    数枚のセラミック板と、各メタライズ配線の外縁端部に
    接続されたリードフレームとよりなり、中央の開口には
    半導体素子チップを収容するようにした半導体素子用パ
    ッケージに於て、メタライズ配線の線幅は外縁のリード
    フレーム接続端に至るまで同一とし、メタライズ配線の
    位置に合致し、内側面又は内側面と内奥面とにメタライ
    ズを形成したくしの歯状切込みを有するセラミック板が
    前記メタライズ配線を有するセラミック板に積層されて
    おり、メタライズ配線の線幅にほぼ等しい幅を有するリ
    ードフレームの先端を、前記くしの歯状切込みに於て、
    メタライズ配線と側面メタライズ、又はメタライズ配線
    、側面メタライズと内奥メタライズにろう付けした事を
    特徴とする半導体素子用パッケージのリードフレーム取
    付構造。
JP1981287A 1987-01-30 1987-01-30 半導体素子用パツケ−ジのリ−ドフレ−ム取付構造 Pending JPS63187658A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011271A (ja) * 2012-06-28 2014-01-20 Kyocera Corp 素子収納用パッケージおよび実装構造体
JP2015142030A (ja) * 2014-01-29 2015-08-03 京セラ株式会社 電子素子搭載用基板及び電子装置

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JP2014011271A (ja) * 2012-06-28 2014-01-20 Kyocera Corp 素子収納用パッケージおよび実装構造体
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