JPS63187632A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63187632A JPS63187632A JP62018184A JP1818487A JPS63187632A JP S63187632 A JPS63187632 A JP S63187632A JP 62018184 A JP62018184 A JP 62018184A JP 1818487 A JP1818487 A JP 1818487A JP S63187632 A JPS63187632 A JP S63187632A
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- semiconductor substrate
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Led Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は格子定数の異なる半導体材料を積層した半導体
基板に形成する半導体素子に関し、特にこの半導体基板
の表面に素子を形成する方法に関する。
基板に形成する半導体素子に関し、特にこの半導体基板
の表面に素子を形成する方法に関する。
従来、たとえば発光ダイオード用半導体基板として、砒
素ガリウムＧ ａ Ａ、 ｓ又はリン化ガリウムＧａＰ
’４板上に、組成傾斜領域を介して砒素リン化ガリウム
ＧａＡＳ＋−ｘ ＰＸ （０＜Ｘ＜ １）層をエピタ
キシャル成長させた半導体基板が使用されている。とこ
ろが、これらは成長基板材料とエピタキシャル成長層の
格子定数が異なるために、エピタキシャル成長後の半導
体基板全体は一般的に格子定数の大きい材料側が凸状に
なる方向に反り易い。
素ガリウムＧ ａ Ａ、 ｓ又はリン化ガリウムＧａＰ
’４板上に、組成傾斜領域を介して砒素リン化ガリウム
ＧａＡＳ＋−ｘ ＰＸ （０＜Ｘ＜ １）層をエピタ
キシャル成長させた半導体基板が使用されている。とこ
ろが、これらは成長基板材料とエピタキシャル成長層の
格子定数が異なるために、エピタキシャル成長後の半導
体基板全体は一般的に格子定数の大きい材料側が凸状に
なる方向に反り易い。
また、砒素リン化ガリウムＧ ａ Ａ Ｓ ＋−ｘ Ｐ
ｘ層を気相成長法により大量生産する場合には、エピタ
キシャル成長層の厚さは基板面内で約２倍のばらつきが
生じ易い。
ｘ層を気相成長法により大量生産する場合には、エピタ
キシャル成長層の厚さは基板面内で約２倍のばらつきが
生じ易い。
しかしながら従来は、これら反りや厚さのばらつきにつ
いてはそれ程考慮せず、前述の砒素ガリウム又はリン化
ガリウム基板にエピタキシャル成長させた半導体基板を
、反りの大きいままで通常のフォトリソグラフィ法によ
り素子のパターニングを行っている。
いてはそれ程考慮せず、前述の砒素ガリウム又はリン化
ガリウム基板にエピタキシャル成長させた半導体基板を
、反りの大きいままで通常のフォトリソグラフィ法によ
り素子のパターニングを行っている。
上述した従来の方法では、反りの大きいままで砒素リン
化ガリウム表面に通常のフォトリソグラフィ法により素
子のパターニングを行うと、露光時に基板表面の一部し
か焦点が合わず、他の部分はパターンぼけとなり、素子
の外観不良又は特性不良の原因となる。
化ガリウム表面に通常のフォトリソグラフィ法により素
子のパターニングを行うと、露光時に基板表面の一部し
か焦点が合わず、他の部分はパターンぼけとなり、素子
の外観不良又は特性不良の原因となる。
本発明は反りが存在しない或いはこれと同等の条件下で
の素子パターンの形成を可能とし、パターンぼけによる
素子不良が生しることのない半導体素子の製造方法を提
供することを目的としている。
の素子パターンの形成を可能とし、パターンぼけによる
素子不良が生しることのない半導体素子の製造方法を提
供することを目的としている。
〔問題点を解決するための手段〕
本発明の半導体素子の製造方法は、格子定数の異なる半
導体材料を積層して反りが生じている半導体基板に対し
、この半吉体基板の少なくとも裏面を研磨し、素子パタ
ーン形成時に基板表面を平１ｕ状態にしてパターン露光
を行う工程を含んでいる。
導体材料を積層して反りが生じている半導体基板に対し
、この半吉体基板の少なくとも裏面を研磨し、素子パタ
ーン形成時に基板表面を平１ｕ状態にしてパターン露光
を行う工程を含んでいる。
基板表面を平坦状態とする第１の方法は、裏面を研磨し
て薄くした半導体基板を、バクーン露光時にフォトマス
クを密接して強制的に表面を平坦化する方法である。
て薄くした半導体基板を、バクーン露光時にフォトマス
クを密接して強制的に表面を平坦化する方法である。
また、第２の方法は、裏面を研磨した後に、裏面を基準
にして表面を研ビ↑して表面を平坦化する方法である。
にして表面を研ビ↑して表面を平坦化する方法である。
次に、本発明を図面を参照して説明する。
（第１実施例〉
第１図及び第２図は本発明の第１実施例を示す図であり
、ここでは本発明を１つのベレット内に６４個の発光ダ
イオードを有する発光ダイオードプレイを形成する例で
示している。なお、隣接する発光ダイオード間のピッチ
は８４．５μｍで、隣接する電極間の最短距Ａｌｔは１
−１ 、５μｍであるものとする。
、ここでは本発明を１つのベレット内に６４個の発光ダ
イオードを有する発光ダイオードプレイを形成する例で
示している。なお、隣接する発光ダイオード間のピッチ
は８４．５μｍで、隣接する電極間の最短距Ａｌｔは１
−１ 、５μｍであるものとする。
第１図（ａ）はｎ” −ＧａＡｓ基板３に気相成長法に
てリン（Ｐ）成分をＸが０．３９になるまで徐々に増や
したｎ、 ＧａＡｓ、−、（Ｐｘ組成傾斜エピタキシ
ャル層２を積層し、次にリン成分が０．３９のｎ Ｇ
ａＡＳａ、ｂ＋Ｐｏ、３ｑ工ピタキシヤル層１を積層し
たものである。ここで、ＧａＡｓ＋−ｘ Ｐｘ組成１頃
斜エピタキシャル層２の厚さは２０〜４０．ｕｍ、Ｇ
ａ Ａ Ｓ Ｏ，６Ｉ Ｐ ０．３１工ピタキシヤル層
１の厚さは３０〜６０μｍである。またＧａＡｓ基板３
からＱａＡＳａ、ａ＋Ｐｏ、３＋＋工ピタキシヤル層１
までの全厚は４６０〜５１０μｍである。また、基板の
反りの定義を第１図（ａ）の（ｄ＋ ｄｚ）の値で
定義すると、第１図（ａ）の基板の反りは１００μｍで
あった。
てリン（Ｐ）成分をＸが０．３９になるまで徐々に増や
したｎ、 ＧａＡｓ、−、（Ｐｘ組成傾斜エピタキシ
ャル層２を積層し、次にリン成分が０．３９のｎ Ｇ
ａＡＳａ、ｂ＋Ｐｏ、３ｑ工ピタキシヤル層１を積層し
たものである。ここで、ＧａＡｓ＋−ｘ Ｐｘ組成１頃
斜エピタキシャル層２の厚さは２０〜４０．ｕｍ、Ｇ
ａ Ａ Ｓ Ｏ，６Ｉ Ｐ ０．３１工ピタキシヤル層
１の厚さは３０〜６０μｍである。またＧａＡｓ基板３
からＱａＡＳａ、ａ＋Ｐｏ、３＋＋工ピタキシヤル層１
までの全厚は４６０〜５１０μｍである。また、基板の
反りの定義を第１図（ａ）の（ｄ＋ ｄｚ）の値で
定義すると、第１図（ａ）の基板の反りは１００μｍで
あった。
この基板のＧａＡｓｏ、６＋Ｐｏ。１．エピタキシャル
層１の表面側を研磨板に対向させてエレクトロンワック
スにて第１図（ａ）の基板を研磨仮に貼り付ける。この
際、Ｇ ａ Ａ ｓ基板３から基板全体に圧力を加え、
強制的に基板の反りを低減させた状態で研磨仮に基板を
貼り付は固定する。
層１の表面側を研磨板に対向させてエレクトロンワック
スにて第１図（ａ）の基板を研磨仮に貼り付ける。この
際、Ｇ ａ Ａ ｓ基板３から基板全体に圧力を加え、
強制的に基板の反りを低減させた状態で研磨仮に基板を
貼り付は固定する。
次に、＃ ２０００のアルミナ研磨剤にて基板の全厚が
３５０±３０μｍになるように研磨を行い、その後基板
を研バ？仮から取り外し、第１図（ｂ）の基板を得る。
３５０±３０μｍになるように研磨を行い、その後基板
を研バ？仮から取り外し、第１図（ｂ）の基板を得る。
この後、Ｇａ Ａ ９０．６１ｐＯ，＋９工ピタキシヤ
ル層１の表面に、ＣＶＤ法により窒化膜Ｓｉ：ＩＮ４を
１０００人積層させ、この窒化股上に名ガタイブのフォ
トレジストを塗布し、素子パターニング用のフォトレジ
ストマスクに前記フォトレジストを塗布した窒化膜積層
箔基板を密着させて露光させ、その後現像、窒化膜エツ
チングを行い、第２図（ａ）のようなパターンを形成す
る。４は窒化膜、５ｏ１゜５゜２・・・５６４は選択拡
散窓として窒化膜を除去巳た部分である。
ル層１の表面に、ＣＶＤ法により窒化膜Ｓｉ：ＩＮ４を
１０００人積層させ、この窒化股上に名ガタイブのフォ
トレジストを塗布し、素子パターニング用のフォトレジ
ストマスクに前記フォトレジストを塗布した窒化膜積層
箔基板を密着させて露光させ、その後現像、窒化膜エツ
チングを行い、第２図（ａ）のようなパターンを形成す
る。４は窒化膜、５ｏ１゜５゜２・・・５６４は選択拡
散窓として窒化膜を除去巳た部分である。
次に、窒化膜上にＣＶＤ酸化膜を２０００人積層し、こ
の基（反をＰ型拡散源の亜鉛Ｚｎとともに、石英管中に
真空封止して７８０’Ｃ，５０分の拡散を行い、ＰＮ接
合を形成する。なお、接合深さは３．５μｍである。次
に、ＣＶＤ、７化膜を除去し、アルミニラムＡβを前記
基板の窒化股上に蒸着し、ｎ；１述と同様にフォトレジ
ストマスクを密着させて露光させるフォトリソグラフィ
法により、露光、現像。
の基（反をＰ型拡散源の亜鉛Ｚｎとともに、石英管中に
真空封止して７８０’Ｃ，５０分の拡散を行い、ＰＮ接
合を形成する。なお、接合深さは３．５μｍである。次
に、ＣＶＤ、７化膜を除去し、アルミニラムＡβを前記
基板の窒化股上に蒸着し、ｎ；１述と同様にフォトレジ
ストマスクを密着させて露光させるフォトリソグラフィ
法により、露光、現像。
アルミニウムエツチングを行い、第２図（ｂ）のような
アルミニウム電極６のパターンを形成し、窒素ガス雰囲
気にて４７０℃、２８分のシンクを行う。
アルミニウム電極６のパターンを形成し、窒素ガス雰囲
気にて４７０℃、２８分のシンクを行う。
本実施例においては素子パターニングの前に半導体基板
を薄くするため、仮に反りは低減されなくても、フォト
レジストマスクと半導体基板を密着させて露光する際に
、基板が押し拡げられ、結果的に反りがない場合と同じ
状態で露光させるため、基板面内で素子のパターンぼけ
は発生しない。
を薄くするため、仮に反りは低減されなくても、フォト
レジストマスクと半導体基板を密着させて露光する際に
、基板が押し拡げられ、結果的に反りがない場合と同じ
状態で露光させるため、基板面内で素子のパターンぼけ
は発生しない。
因に、従来の方法では、エピタキシャル成長後の反りが
大きくかつ基板全厚が厚いため、フォトレジスト露光時
に基板面内でフォトレジストマスクと密着しない部分が
生してパターンぼけが発生してしまう。このようなパタ
ーンぼけが生じると、第２図（ｃ）のように形成された
発光ダイオードの隣接するアルミニウム電極パターン６
Ａが短絡して特性不良が生しることになる。
大きくかつ基板全厚が厚いため、フォトレジスト露光時
に基板面内でフォトレジストマスクと密着しない部分が
生してパターンぼけが発生してしまう。このようなパタ
ーンぼけが生じると、第２図（ｃ）のように形成された
発光ダイオードの隣接するアルミニウム電極パターン６
Ａが短絡して特性不良が生しることになる。
なお、ぼけによる素子間短絡不良率を比較すると、従来
法では不良率が３５９４、本発明の本実施例では不良率
が１０％で大幅な改善結果が得られた。
法では不良率が３５９４、本発明の本実施例では不良率
が１０％で大幅な改善結果が得られた。
（第２実施例）
第３図は本発明の第２実施例を説明する図である。
第３図（ａ）は第１実施例と同様にｎ” −ＱａＡｓ基
板１３に気相成長法にてｎ ＧａＡＳＩ−ｘＰＸ組成
傾斜エピタキシャル層１２を積層し、次にリン成分が０
．３９のｎ Ｇ ａ Ａ Ｓ ｏ、ａ＋ Ｐｏ、：１
９工ピタキシヤル層１１を積層したものであり、組成（
頃斜層１２の厚さは２０〜４０μｍ、 ｎ−Ｇａ Ａ
ｓｏ、ｈ。
板１３に気相成長法にてｎ ＧａＡＳＩ−ｘＰＸ組成
傾斜エピタキシャル層１２を積層し、次にリン成分が０
．３９のｎ Ｇ ａ Ａ Ｓ ｏ、ａ＋ Ｐｏ、：１
９工ピタキシヤル層１１を積層したものであり、組成（
頃斜層１２の厚さは２０〜４０μｍ、 ｎ−Ｇａ Ａ
ｓｏ、ｈ。
Ｐ ０．３９層１１の厚さは６０〜１２０μｍである。
また、第１実施例で定義した反りは９０μｍであった。
この基板のＧ ａ Ａ ｓ ０．６１ Ｐ ｏ、 ｘｑ
Ｈ１１の表面側を研磨仮に対向させて、エレクトロンワ
ックスにて研磨板に貼り付ける。この際、第１実施例で
はＧａＡｓ基板１３側から基板全体に圧力を加え、強制
的に基板の反りを低減させた状態で研磨板に基板を貼り
付は固定したが、本実施例では反りはそのままの状態で
基板を研磨板に貼り付は固定する。しかる上で、＃ ２
０００のアルミナ研摩剤にて第３図（ｂ）のようにｎ”
−ＧａＡｓ基板面を平坦にする。
Ｈ１１の表面側を研磨仮に対向させて、エレクトロンワ
ックスにて研磨板に貼り付ける。この際、第１実施例で
はＧａＡｓ基板１３側から基板全体に圧力を加え、強制
的に基板の反りを低減させた状態で研磨板に基板を貼り
付は固定したが、本実施例では反りはそのままの状態で
基板を研磨板に貼り付は固定する。しかる上で、＃ ２
０００のアルミナ研摩剤にて第３図（ｂ）のようにｎ”
−ＧａＡｓ基板面を平坦にする。
次に、基板を研磨板から剥がし、今度は平坦に加工した
ｎ”−ＣｒａＡｓ基板１３面を研磨板に対向させてエレ
クトロンワックスにて研磨板に貼り付ける。この際、研
磨板面とｎ ” −〇”ａ Ａ、 ｓ平坦化加工面とが
できるだけ平行になるように、ｎ −ＧａＡＳｏ、６＋
Ｐｏ、：＋ｑ層１１側から基板全体に圧力を加え、研磨
板に基板を貼り付は固定する。そして、メカニカル・ケ
ミカル研１１ｆｆｉ（ＭＣ研に）にてｎ−ＧａＡＳｏ、
ａ＋Ｐｏ、：＋９層１１表面を第３図（ｂ）のように平
坦に加工する。このときの研磨後の基（反全厚は３５０
±３０μｍである。
ｎ”−ＣｒａＡｓ基板１３面を研磨板に対向させてエレ
クトロンワックスにて研磨板に貼り付ける。この際、研
磨板面とｎ ” −〇”ａ Ａ、 ｓ平坦化加工面とが
できるだけ平行になるように、ｎ −ＧａＡＳｏ、６＋
Ｐｏ、：＋ｑ層１１側から基板全体に圧力を加え、研磨
板に基板を貼り付は固定する。そして、メカニカル・ケ
ミカル研１１ｆｆｉ（ＭＣ研に）にてｎ−ＧａＡＳｏ、
ａ＋Ｐｏ、：＋９層１１表面を第３図（ｂ）のように平
坦に加工する。このときの研磨後の基（反全厚は３５０
±３０μｍである。
上述したように研磨加工した基板に、第１実施例と同様
の方法により同様の発光ダイオードアレイの素子形成を
行ったところ、アルミニウム電極パターンぼけによる素
子間短絡不良率は０％であった。これは本実施例の場合
は、素子のパターニング前に基板の反りをほとんど無く
してしまうために、フォトリソグラフィ工程時のパター
ンぼけを確実に防止できるためである。
の方法により同様の発光ダイオードアレイの素子形成を
行ったところ、アルミニウム電極パターンぼけによる素
子間短絡不良率は０％であった。これは本実施例の場合
は、素子のパターニング前に基板の反りをほとんど無く
してしまうために、フォトリソグラフィ工程時のパター
ンぼけを確実に防止できるためである。
また、本実施例では投影露光法によるパターン露光を行
ってもぼけの発生を防止できることはいうまでもない。
ってもぼけの発生を防止できることはいうまでもない。
ここで、前記各実施例はＧａＡｓ基板上にＧａＡＳＩ−
ＸＰＸを積層させた半導体基板について説明したが、本
発明が格子定数の異なる他の材料のｍｉ基板についても
適用できることはいうまでもない。
ＸＰＸを積層させた半導体基板について説明したが、本
発明が格子定数の異なる他の材料のｍｉ基板についても
適用できることはいうまでもない。
以上説明したように本発明は、格子定数の異なる半４体
材料を積層して反りの生じている半導体基板を、素子の
パターニングを行う前に研磨等により反りを平坦化し、
または基板を薄くして外圧を加え反りを平坦化して素子
のバ□ターニングを行うため、フォトリングラフィ法に
よるパターニングのパターンぼけを防止又は低減でき、
素子不良の発生を防止できる効果がある。
材料を積層して反りの生じている半導体基板を、素子の
パターニングを行う前に研磨等により反りを平坦化し、
または基板を薄くして外圧を加え反りを平坦化して素子
のバ□ターニングを行うため、フォトリングラフィ法に
よるパターニングのパターンぼけを防止又は低減でき、
素子不良の発生を防止できる効果がある。
第１図（ａ）及び（ｂ）は本発明方法の第１実施例を製
造工程順に示す断面図、第２図（ａ）及び（ｂ）は夫々
発光ダイオードアレイの製造工程における平面図、第２
図（Ｃ）は従来の製造工程における平面図、第３図（ａ
）及び（ｂ）は本発明の第２実施例を製造工程順に示す
断面図である。 １．１１−＋ｎ ＧａＡＳｏ、６＋Ｐｏ、ｔｑエピタキ
シャル層、２．１２−ｎ−ＧａＡＳ＋−ｘ ＰＸｍ成傾
斜エピタキシャル層、３．１３・・・ｎ” −ＧａＡｓ
基板、４・・・窒化膜、５０１〜５６４・・・選択拡散
窓、６゜６Ａ・・・アルミニウム電極パターン。 （ａ） （ｂ） （ａ） （ｂ） ″″″１３
造工程順に示す断面図、第２図（ａ）及び（ｂ）は夫々
発光ダイオードアレイの製造工程における平面図、第２
図（Ｃ）は従来の製造工程における平面図、第３図（ａ
）及び（ｂ）は本発明の第２実施例を製造工程順に示す
断面図である。 １．１１−＋ｎ ＧａＡＳｏ、６＋Ｐｏ、ｔｑエピタキ
シャル層、２．１２−ｎ−ＧａＡＳ＋−ｘ ＰＸｍ成傾
斜エピタキシャル層、３．１３・・・ｎ” −ＧａＡｓ
基板、４・・・窒化膜、５０１〜５６４・・・選択拡散
窓、６゜６Ａ・・・アルミニウム電極パターン。 （ａ） （ｂ） （ａ） （ｂ） ″″″１３
Claims (3)
- （１）格子定数の異なる半導体材料を積層して半導体基
板を形成し、この半導体基板にフォトリソグラフィ技術
を用いて半導体素子をパターン形成する方法において、
形成された半導体基板の少なくとも裏面を研磨する工程
を含み、素子パターン形成時に基板表面を平坦状態にし
てパターン露光を行うことを特徴とする半導体素子の製
造方法。 - （２）裏面を研磨して薄くした半導体基板を、パターン
露光時にフォトマスクを密接して強制的に表面を平坦化
する特許請求の範囲第１項記載の半導体素子の製造方法
。 - （３）裏面を研磨した後に、裏面を基準にして表面を研
磨して表面を平坦化してなる特許請求の範囲第１項記載
の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1818487A JPH0724262B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1818487A JPH0724262B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187632A true JPS63187632A (ja) | 1988-08-03 |
| JPH0724262B2 JPH0724262B2 (ja) | 1995-03-15 |
Family
ID=11964521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1818487A Expired - Lifetime JPH0724262B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724262B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108202A (ja) * | 2004-10-01 | 2006-04-20 | Sony Corp | 発光素子の製造方法 |
| JP2011009562A (ja) * | 2009-06-26 | 2011-01-13 | Disco Abrasive Syst Ltd | 半導体ウエーハの加工方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228874A (en) * | 1975-08-29 | 1977-03-04 | Nippon Kogaku Kk <Nikon> | Mask holder |
| JPS61271841A (ja) * | 1985-05-27 | 1986-12-02 | Fujitsu Ltd | 半導体基板の研磨方法 |
| JPS61276319A (ja) * | 1985-05-31 | 1986-12-06 | Hitachi Electronics Eng Co Ltd | ステツプ式のマスクベンド方法 |
-
1987
- 1987-01-30 JP JP1818487A patent/JPH0724262B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228874A (en) * | 1975-08-29 | 1977-03-04 | Nippon Kogaku Kk <Nikon> | Mask holder |
| JPS61271841A (ja) * | 1985-05-27 | 1986-12-02 | Fujitsu Ltd | 半導体基板の研磨方法 |
| JPS61276319A (ja) * | 1985-05-31 | 1986-12-06 | Hitachi Electronics Eng Co Ltd | ステツプ式のマスクベンド方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108202A (ja) * | 2004-10-01 | 2006-04-20 | Sony Corp | 発光素子の製造方法 |
| JP4600743B2 (ja) * | 2004-10-01 | 2010-12-15 | ソニー株式会社 | 発光素子の製造方法 |
| JP2011009562A (ja) * | 2009-06-26 | 2011-01-13 | Disco Abrasive Syst Ltd | 半導体ウエーハの加工方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0724262B2 (ja) | 1995-03-15 |
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