JPS63181456A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63181456A JPS63181456A JP1472387A JP1472387A JPS63181456A JP S63181456 A JPS63181456 A JP S63181456A JP 1472387 A JP1472387 A JP 1472387A JP 1472387 A JP1472387 A JP 1472387A JP S63181456 A JPS63181456 A JP S63181456A
- Authority
- JP
- Japan
- Prior art keywords
- external lead
- bent
- sealing body
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000007789 sealing Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
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- 238000007650 screen-printing Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相対する２方向に外部リードを有する半導体
装置の形状に関する。
装置の形状に関する。
従来の技術
電子機器の軽薄短小化が進み、それに用いられる電子部
品の実装も、ガラスエポキシ、セラミック基板の表面に
、電子部品を実装する表面実装技術（ＳＭＴ）が大幅に
採用されている。
品の実装も、ガラスエポキシ、セラミック基板の表面に
、電子部品を実装する表面実装技術（ＳＭＴ）が大幅に
採用されている。
第３図は、民生用電子機器の回路実装例であり、６はセ
ラミック基板、７は前記セラミック基板６の表面にスク
リーン印刷法あるいは描画法等の方法で形成された導体
あるいは抵抗体、８は、たとえば、筒形電解コンデンサ
、９はチップコンデンサ、１０は半導体集積回路装置で
、これらの各回路部品は、リフロー法あるいは、ディッ
プ法により前記セラミック基板６の所定の位置にはんだ
付けされ、電子回路を形成している。
ラミック基板、７は前記セラミック基板６の表面にスク
リーン印刷法あるいは描画法等の方法で形成された導体
あるいは抵抗体、８は、たとえば、筒形電解コンデンサ
、９はチップコンデンサ、１０は半導体集積回路装置で
、これらの各回路部品は、リフロー法あるいは、ディッ
プ法により前記セラミック基板６の所定の位置にはんだ
付けされ、電子回路を形成している。
発明が解決しようとする問題点
ところで、民生用電子機器に用いられる表面実装された
電子回路の平面的な大きさく面積）は、それに実装され
る半導体集積回路装置１０の平面的な大きさく投影面積
〉に太き（左右され、半導体集積回路装置の平面的な大
きさが電子機器の小型化の障害となっている。
電子回路の平面的な大きさく面積）は、それに実装され
る半導体集積回路装置１０の平面的な大きさく投影面積
〉に太き（左右され、半導体集積回路装置の平面的な大
きさが電子機器の小型化の障害となっている。
問題点を解決するための手段
本発明は、基板上に縦方向に実装可能となるように、半
導体集積回路装置の相対する２方向の外部リード（群）
を、一方の側に折り曲げて延在させることにより、前記
した問題点を解決するものである。すなわち、本発明の
半導体装置は、相対する２方向に外部リードを有し、一
方の外部リードを打止体よりわずかに露出した位置で９
０度に曲げると共に、他方の外部リードを封止体に沿っ
て前記一方の外部リードの位置に折り曲げて延在し、そ
の先端を、前記一方の外部リードと同一面の方向になる
ような形状になしたものである。
導体集積回路装置の相対する２方向の外部リード（群）
を、一方の側に折り曲げて延在させることにより、前記
した問題点を解決するものである。すなわち、本発明の
半導体装置は、相対する２方向に外部リードを有し、一
方の外部リードを打止体よりわずかに露出した位置で９
０度に曲げると共に、他方の外部リードを封止体に沿っ
て前記一方の外部リードの位置に折り曲げて延在し、そ
の先端を、前記一方の外部リードと同一面の方向になる
ような形状になしたものである。
作用
本発明によると、基板へ実装した際の専有面積が半導体
装置の厚みに対応する投影面積になり、従来の１／３乃
至１／４とすることができる。
装置の厚みに対応する投影面積になり、従来の１／３乃
至１／４とすることができる。
実施例
第１図〜第３図を参照して本発明の一実施例を説明する
。
。
第１図は本発明実施例で、２０ビン樹脂封止半導体集積
回路装置の側面図、第２図はその斜視図、第３図は、同
実施例の半導体集積回路装置を実装した電子回路実装例
の側面図である。
回路装置の側面図、第２図はその斜視図、第３図は、同
実施例の半導体集積回路装置を実装した電子回路実装例
の側面図である。
２方向に外部リードを有する半導体集積回路１の相対す
る一対の外部リード２，３のうち、一方の外部リード２
は、封止体４に近接したる位置で先端を９０度に折り曲
げられており、他方の外部リード３は、前記封止体４の
外周に沿って、前記外部リード２と同じ位置の方向に延
在して形成され、かつ、その先端は、外部リード２の折
り曲げられた先端と同じ位置で同一面になるように９０
度に折り曲げられている。
る一対の外部リード２，３のうち、一方の外部リード２
は、封止体４に近接したる位置で先端を９０度に折り曲
げられており、他方の外部リード３は、前記封止体４の
外周に沿って、前記外部リード２と同じ位置の方向に延
在して形成され、かつ、その先端は、外部リード２の折
り曲げられた先端と同じ位置で同一面になるように９０
度に折り曲げられている。
この様に形成された半導体集積回路装置１は、たとえば
、幅約２．２１、高さ約６．２＋ｍ、長さ約１２．６＋
ｎ＋ｍに形成することができ、同形の従来の平面的なパ
ッケージのものに比して、約１／３．５の占有面積に小
さくすることができる。
、幅約２．２１、高さ約６．２＋ｍ、長さ約１２．６＋
ｎ＋ｍに形成することができ、同形の従来の平面的なパ
ッケージのものに比して、約１／３．５の占有面積に小
さくすることができる。
セラミック基板６の上面には、筒形電解コンデンサ８、
チップコンデンサ９、及び、この半導体集積回路装置１
が配置され、前記基板６の表面に形成されている導体あ
るいは抵抗体７にはんだ付けされ、電子回路を形成して
いる。
チップコンデンサ９、及び、この半導体集積回路装置１
が配置され、前記基板６の表面に形成されている導体あ
るいは抵抗体７にはんだ付けされ、電子回路を形成して
いる。
縦型に形成されたこの半導体集積回路装置１の高さは約
６．２ｍｍであり、前記筒形電解コンデンサ８の高さ約
７ｍｍと略同−であるため、縦型に実装したことによる
高さ方向の障害は生じない。
６．２ｍｍであり、前記筒形電解コンデンサ８の高さ約
７ｍｍと略同−であるため、縦型に実装したことによる
高さ方向の障害は生じない。
発明の効果
本発明による半導体装置によれば、電子回路の実装面積
を縮少することを可能にし、電子機器の小型化が容易で
ある。
を縮少することを可能にし、電子機器の小型化が容易で
ある。
第１図、第２図は本発明の一実施例半導体集積回路装置
の側面図、斜視図、第３図は同実施例半導体集積回路装
置を実装した電子回路の実装側側面図、第４図は従来の
半導体集積回路装置の実装側側面図である。 １・・・・・・半導体集積回路装置、２，３・・・・・
・外部リード、４・・・・・・封止体。 代理人の氏名 弁理士 中尾敏男 ほか１名１−牛諜体
装置 ４− 打止体 第１図 第２図 第３図 第４図
の側面図、斜視図、第３図は同実施例半導体集積回路装
置を実装した電子回路の実装側側面図、第４図は従来の
半導体集積回路装置の実装側側面図である。 １・・・・・・半導体集積回路装置、２，３・・・・・
・外部リード、４・・・・・・封止体。 代理人の氏名 弁理士 中尾敏男 ほか１名１−牛諜体
装置 ４− 打止体 第１図 第２図 第３図 第４図
Claims (1)
- 相対する２方向に外部リードを有し、前記外部リード
の一方を封止体に近接した位置で９０度に曲げ、前記外
部リードの他方を前記封止体に沿って、前記外部リード
の一方の位置に延在し、かつ、その先端を前記相対する
一方の外部リードの先端と同一面の方向に折り曲げたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1472387A JPS63181456A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1472387A JPS63181456A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181456A true JPS63181456A (ja) | 1988-07-26 |
Family
ID=11869050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1472387A Pending JPS63181456A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305179A (en) * | 1991-06-17 | 1994-04-19 | Fujitsu Limited | Surface-mounting type semiconductor package having an improved efficiency for heat dissipation |
-
1987
- 1987-01-23 JP JP1472387A patent/JPS63181456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305179A (en) * | 1991-06-17 | 1994-04-19 | Fujitsu Limited | Surface-mounting type semiconductor package having an improved efficiency for heat dissipation |
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