JPS63179560A - 集積回路記憶装置 - Google Patents
集積回路記憶装置Info
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- JPS63179560A JPS63179560A JP1268187A JP1268187A JPS63179560A JP S63179560 A JPS63179560 A JP S63179560A JP 1268187 A JP1268187 A JP 1268187A JP 1268187 A JP1268187 A JP 1268187A JP S63179560 A JPS63179560 A JP S63179560A
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- Japan
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- power source
- power supply
- pads
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- 239000008188 pellet Substances 0.000 claims abstract description 15
- 230000000694 effects Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路記憶装置に関し、特にその電源パッド
および接地電位パッドと出力回路の配置に関する。
および接地電位パッドと出力回路の配置に関する。
従来、半導体集積回路を用いた記憶装置は第３図に示す
ように、ＤＩＰ（デュアルインラインパッケージ）３０
に組立てられたときいちばん端のピンが電源ピン３１に
設定されることが多かったので、電源ピンとの接続が容
易なように電源パッド３２を四辺の中央に配置するのが
常であった。第４図はそのペレットの電源パッド、接地
電位パッド、および各回路の配置例を示す平面図である
。
ように、ＤＩＰ（デュアルインラインパッケージ）３０
に組立てられたときいちばん端のピンが電源ピン３１に
設定されることが多かったので、電源ピンとの接続が容
易なように電源パッド３２を四辺の中央に配置するのが
常であった。第４図はそのペレットの電源パッド、接地
電位パッド、および各回路の配置例を示す平面図である
。
電源パッド４１と接地電位パッド４２は、対向する長辺
のそれぞれの中央に設置され、それぞれから電源線４Ｂ
、 ４４、接地線４５．４ｆｌが左右に引出されて四辺
に沿い延長され、これに出力回路４？、〜４７４゜４８
、−４８．および出力回路以外の回路４９． 、４９２
が接続されている。第５図は他の従来例の場合を示し、
各２個に区分された電源パッド５１．５２と接地電位パ
ッド５３．５４がそれぞれ長辺と短辺の中央に配置され
、出力回路用の電源線５５．５８および出力回路以外の
回路用の電源線５７．５８と、それぞれに対応する接地
線５９． Ｇｏ、 ８１．８２との間に、出力回路８３
＋ ４８３ａ 、 ８４＋〜６４４と出力回路以外の回
路８５． 、８５２が接続されている。
のそれぞれの中央に設置され、それぞれから電源線４Ｂ
、 ４４、接地線４５．４ｆｌが左右に引出されて四辺
に沿い延長され、これに出力回路４？、〜４７４゜４８
、−４８．および出力回路以外の回路４９． 、４９２
が接続されている。第５図は他の従来例の場合を示し、
各２個に区分された電源パッド５１．５２と接地電位パ
ッド５３．５４がそれぞれ長辺と短辺の中央に配置され
、出力回路用の電源線５５．５８および出力回路以外の
回路用の電源線５７．５８と、それぞれに対応する接地
線５９． Ｇｏ、 ８１．８２との間に、出力回路８３
＋ ４８３ａ 、 ８４＋〜６４４と出力回路以外の回
路８５． 、８５２が接続されている。
上述した第４図の従来例の各出力回路４７．，４７２゜
４７３、４７４において、それらの電源の入力点Ａ。
４７３、４７４において、それらの電源の入力点Ａ。
Ｂ、Ｃ，Ｄに生じる電位変化の状況を第２図の曲線文に
示す、すなわち、電源パッド４１と出力回路４７１ の
間、および各出力回路相互間の電源線４３の抵抗値をい
ずれもＲとし、各出力回路４７□〜４７４に入力する電
流値をいずれも工とすると、Ａ点での電位変化は４ＩＲ
，Ｂ点では７１Ｒ（＝４１Ｒ＋３ＩＲ） 、 Ｃ点では
９１Ｒ（＝７１Ｒ＋２１Ｒ）、Ｄ点では１０１Ｒ（＝
９ ＩＲ＋ Ｉ ＩＲ）となる、この電位変化の状況は
出力回路４８．〜４８４の各入力点においても同様であ
る。また、出力回路以外の回路４９． 、４９２を流れ
る電流によっても各出力回路４７１〜４７４゜４８、〜
４８４の入力点電位が変°動し、逆に出方回路以外の回
路４１１． 、４９２の電位も出力回路４７１〜４７４
、４８１〜４８４を流れる電流の影響を受けて変動する
。このように、すべての回路が同一の電源パッドに接続
されているため、各回路に流れる電流と電源線の配線抵
抗によって生ずる電源線の電位変化がすべての回路の特
性に影響を与え、さらに、この電源線の電位変化は、多
ビットの情報を同時に読出す機能を有する半導体集積回
路においてより大きな影響を与えるという欠点がある。
示す、すなわち、電源パッド４１と出力回路４７１ の
間、および各出力回路相互間の電源線４３の抵抗値をい
ずれもＲとし、各出力回路４７□〜４７４に入力する電
流値をいずれも工とすると、Ａ点での電位変化は４ＩＲ
，Ｂ点では７１Ｒ（＝４１Ｒ＋３ＩＲ） 、 Ｃ点では
９１Ｒ（＝７１Ｒ＋２１Ｒ）、Ｄ点では１０１Ｒ（＝
９ ＩＲ＋ Ｉ ＩＲ）となる、この電位変化の状況は
出力回路４８．〜４８４の各入力点においても同様であ
る。また、出力回路以外の回路４９． 、４９２を流れ
る電流によっても各出力回路４７１〜４７４゜４８、〜
４８４の入力点電位が変°動し、逆に出方回路以外の回
路４１１． 、４９２の電位も出力回路４７１〜４７４
、４８１〜４８４を流れる電流の影響を受けて変動する
。このように、すべての回路が同一の電源パッドに接続
されているため、各回路に流れる電流と電源線の配線抵
抗によって生ずる電源線の電位変化がすべての回路の特
性に影響を与え、さらに、この電源線の電位変化は、多
ビットの情報を同時に読出す機能を有する半導体集積回
路においてより大きな影響を与えるという欠点がある。
上述した第５図の従来例は、２個の電源パッド５１、５
２を用いて出力回路６３１〜θ３． 、８４．〜６４４
と出力回路以外の回路８５． 、 Ｅ１５２を区分した
ので相互間の影響は解消されているが、出力回路６３□
〜６３４を流れる電流値Ｉと回路相互間の配線抵抗値Ｒ
による各出力回路８３．〜６３４の電源の入力点Ｅ、Ｆ
、Ｇ、Ｈにおける電位変化の状況は前例の場合と全く同
様で第２図の曲線愛で示され、これは出力回路８４１〜
６４４についても同一であり、それらの特性に影響があ
るという欠点がある。
２を用いて出力回路６３１〜θ３． 、８４．〜６４４
と出力回路以外の回路８５． 、 Ｅ１５２を区分した
ので相互間の影響は解消されているが、出力回路６３□
〜６３４を流れる電流値Ｉと回路相互間の配線抵抗値Ｒ
による各出力回路８３．〜６３４の電源の入力点Ｅ、Ｆ
、Ｇ、Ｈにおける電位変化の状況は前例の場合と全く同
様で第２図の曲線愛で示され、これは出力回路８４１〜
６４４についても同一であり、それらの特性に影響があ
るという欠点がある。
本発明の集積回路記憶装置は、ペレットの四隅に、各１
個ずつの電極パッドを有し、該電極パッドは少なくとも
２個の電源パッドと自余の接地電位パッドよりなり、各
電源パッドから引出されてペレットの各辺に沿い設置さ
れた電源線に、同時動作する個数がそれぞれ最小となる
ように出力回路が区分され接続されている。
個ずつの電極パッドを有し、該電極パッドは少なくとも
２個の電源パッドと自余の接地電位パッドよりなり、各
電源パッドから引出されてペレットの各辺に沿い設置さ
れた電源線に、同時動作する個数がそれぞれ最小となる
ように出力回路が区分され接続されている。
このように各電源線を流れる電流と電源線の配線抵抗値
を最小にすることにより、各回路における電源電位の変
化を小さく抑え、特性への影響を少なくすることができ
る。
を最小にすることにより、各回路における電源電位の変
化を小さく抑え、特性への影響を少なくすることができ
る。
本発明の実施例について図面を参照して説明する。
第１図は本発明の集積回路記憶装置の一実施例の有する
ペレット上の回路配置を示す平面図、第２図は本実施例
と従来例における電源線に生じる電源電位の変化を示す
グラフである。
ペレット上の回路配置を示す平面図、第２図は本実施例
と従来例における電源線に生じる電源電位の変化を示す
グラフである。
２個の電源パッド１．２と２個の接地電位パッド３．４
は、それぞれペレットの四隅に、かつ同一対角線上に同
種のものが配置されている。また、４個の出力回路１３
．〜１３．の組と他の４個の出力回路１４．〜１４４の
組は、両組が同時に動作しないものとする。電源パッド
ｌから電源線５と電源！Ｊａ６がそれぞれ長辺と短辺に
沿って引出され、同様に接地電位パッド３から引出され
た接地線９および接地電位パッド４から引出された接地
線ｌＯとの間に、出力回路１３．．１３２，１４．．１
４２のグループと出力回路１３３．１３．および出力回
路以外の回路１７のグループがそれぞれ接続されている
。同様にして、電源パッド２から電源線７と電源線８が
それぞれ短辺と長辺に沿って引出され、接地電位パッド
３から引出された接地線１１および接地電位パッド４か
ら引出された接地線１２との間に、出力回路１４３、１
４４および出力回路以外の回路１５のグループと出力回
路以外の回路１Ｂがそれぞれ接続されている。すなわち
、各電源線５，６．７には同時に動作する出力回路が２
回路ずつ（１３＋−１３２または１４＋ −１４２、１
３３−１３ａ 、 １４３−１４４ ）が接続されてい
る。
は、それぞれペレットの四隅に、かつ同一対角線上に同
種のものが配置されている。また、４個の出力回路１３
．〜１３．の組と他の４個の出力回路１４．〜１４４の
組は、両組が同時に動作しないものとする。電源パッド
ｌから電源線５と電源！Ｊａ６がそれぞれ長辺と短辺に
沿って引出され、同様に接地電位パッド３から引出され
た接地線９および接地電位パッド４から引出された接地
線ｌＯとの間に、出力回路１３．．１３２，１４．．１
４２のグループと出力回路１３３．１３．および出力回
路以外の回路１７のグループがそれぞれ接続されている
。同様にして、電源パッド２から電源線７と電源線８が
それぞれ短辺と長辺に沿って引出され、接地電位パッド
３から引出された接地線１１および接地電位パッド４か
ら引出された接地線１２との間に、出力回路１４３、１
４４および出力回路以外の回路１５のグループと出力回
路以外の回路１Ｂがそれぞれ接続されている。すなわち
、各電源線５，６．７には同時に動作する出力回路が２
回路ずつ（１３＋−１３２または１４＋ −１４２、１
３３−１３ａ 、 １４３−１４４ ）が接続されてい
る。
以上の配置をとることにより、本実施例における電源電
位の変化は、例えば電源線５上の各出力回路１３．．１
３２，１４．．１４２の各入力点Ｊ、に、Ｌ、Ｍにおい
て出力回路１４． 、１４２の動作時についてみれば、
各回路を流れる電流をＩ、各回路相互間および電源パッ
ド１との間の電源線５の抵抗値Ｒとして、点Ｊでは２Ｉ
Ｒ１点にでは４１Ｒ（＝２ＩＲ＋２ＩＲ） 、点りでは
６１Ｒ（＝４１Ｒ＋２１Ｒ） 、点Ｍでは７夏Ｒ（＝
６１Ｒ＋ Ｉ ＩＲ）となり第２図の曲線ｍに示され、
従来例の場合の曲線文に対して大幅に減少している。ま
た、出力回路以外の回路１７に対する影響についても、
電源線６上の出力回路１３３，１３４の入力点Ｎ、Ｐに
ついてみれば、第２図の曲線ｎで示すように点Ｎでは２
ＩＲ１点Ｐでは３ＩＲ（＝２ＩＲ＋ ｌ ＩＲ）となり
、従来例の０点、Ｄ点における変化値に比較して大幅に
改善されていることが分る。
位の変化は、例えば電源線５上の各出力回路１３．．１
３２，１４．．１４２の各入力点Ｊ、に、Ｌ、Ｍにおい
て出力回路１４． 、１４２の動作時についてみれば、
各回路を流れる電流をＩ、各回路相互間および電源パッ
ド１との間の電源線５の抵抗値Ｒとして、点Ｊでは２Ｉ
Ｒ１点にでは４１Ｒ（＝２ＩＲ＋２ＩＲ） 、点りでは
６１Ｒ（＝４１Ｒ＋２１Ｒ） 、点Ｍでは７夏Ｒ（＝
６１Ｒ＋ Ｉ ＩＲ）となり第２図の曲線ｍに示され、
従来例の場合の曲線文に対して大幅に減少している。ま
た、出力回路以外の回路１７に対する影響についても、
電源線６上の出力回路１３３，１３４の入力点Ｎ、Ｐに
ついてみれば、第２図の曲線ｎで示すように点Ｎでは２
ＩＲ１点Ｐでは３ＩＲ（＝２ＩＲ＋ ｌ ＩＲ）となり
、従来例の０点、Ｄ点における変化値に比較して大幅に
改善されていることが分る。
以上説明したように本発明は、ペレットの四隅に、各１
個ずつの電極パッドを有し、該電極パッドは少なくとも
２個の電源パッドと自余の接地電位パッドよりなり、各
電源パッドから引出されてペレットの各辺に沿い設置さ
れた電源線に同時動作する個数がそれぞれ最小となるよ
うに出力回路を区分し接続して、出力回路に流れる電流
と電源線の配線抵抗によって生ずる電源線の電位変化を
小さくすることにより、同一電源線に接続されている回
路相互間の特性に与える影響を軽減することができる効
果がある。
個ずつの電極パッドを有し、該電極パッドは少なくとも
２個の電源パッドと自余の接地電位パッドよりなり、各
電源パッドから引出されてペレットの各辺に沿い設置さ
れた電源線に同時動作する個数がそれぞれ最小となるよ
うに出力回路を区分し接続して、出力回路に流れる電流
と電源線の配線抵抗によって生ずる電源線の電位変化を
小さくすることにより、同一電源線に接続されている回
路相互間の特性に与える影響を軽減することができる効
果がある。
第１図は本発明の集積回路記憶装置の一実施例の有する
ペレット上の回路配置を示す平面図、第２図は本実施例
と従来例における電源線に生じる電源電位の変化を示す
グラフ、第３図は従来の集積回路記憶装置（ＤＩＰ型）
内部のベレー／ トとリード線の配置例を示す図、第４
図および第５図は従来の集積回路記憶装置のペレットの
配置例を示す平面図である。 １．２・・・電源パッド、 ３．４・・・接地電位パッド、 ５．６，７．８・・・電源線、 ９ 、１０．１１．１２・・・接地線、１３、−１３４
．１４１〜１４．・・・出力回路、１５．１８．１７・
・・出力回路以外の回路、Ｊ、に、Ｌ、Ｍ、Ｎ、Ｐ・・
・出力回路の電源の入力点、 文、ｍ、ｎ・・・電位変化の曲線。
ペレット上の回路配置を示す平面図、第２図は本実施例
と従来例における電源線に生じる電源電位の変化を示す
グラフ、第３図は従来の集積回路記憶装置（ＤＩＰ型）
内部のベレー／ トとリード線の配置例を示す図、第４
図および第５図は従来の集積回路記憶装置のペレットの
配置例を示す平面図である。 １．２・・・電源パッド、 ３．４・・・接地電位パッド、 ５．６，７．８・・・電源線、 ９ 、１０．１１．１２・・・接地線、１３、−１３４
．１４１〜１４．・・・出力回路、１５．１８．１７・
・・出力回路以外の回路、Ｊ、に、Ｌ、Ｍ、Ｎ、Ｐ・・
・出力回路の電源の入力点、 文、ｍ、ｎ・・・電位変化の曲線。
Claims (1)
- 【特許請求の範囲】 １、集積回路記憶装置において、 ペレットの四隅に、各１個ずつの電極パッドを有し、該
電極パッドは少なくとも２個の電源パッドと自余の接地
電位パッドよりなり、 各電源パッドから引出されてペレットの各辺に沿い設置
された電源線に、同時動作する個数がそれぞれ最小とな
るように出力回路が区分され接続されていることを特徴
とする集積回路記憶装置。 ２、前記電極パッドが、ペレットの２本の対角線の一方
の両端部にある電源パッドと他方の両端部にある接地電
位パッドとよりなる特許請求の範囲第１項に記載の集積
回路記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268187A JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268187A JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179560A true JPS63179560A (ja) | 1988-07-23 |
| JPH0573272B2 JPH0573272B2 (ja) | 1993-10-14 |
Family
ID=11812121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268187A Granted JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01139437U (ja) * | 1988-03-18 | 1989-09-22 |
-
1987
- 1987-01-21 JP JP1268187A patent/JPS63179560A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01139437U (ja) * | 1988-03-18 | 1989-09-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573272B2 (ja) | 1993-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |