JPS63178571A - 圧電変位素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、バイモルフ素子のように２以上の圧電セラ
ミックス層が複数の電極層間に配置されてなる圧電変位
素子の構造の改良に関し、特に分極破壊を引き起こす方
向に印加される駆動電圧に対する保護機能が備えられた
圧電変位素子に関する。

［従来の技術］ 従来の圧電変位素子の一例を第２図に示す。圧電変位素
子１は、バイモルフ素子と呼ばれるもので、複数の電極
層２〜４間に、図示の矢印の方向に分極された圧電セラ
ミックス層５，６が配置されている。駆動に際しては、
電極層２，４を共通に引出し、電極３との間に電圧を印
加する。たとえば、第２図の接続状態において、図示の
ように電極層２，４にプラスの電位を、電極層３にマイ
ナスの電位を印加した場合、圧電セラミックス層５が横
方向に伸び、圧電セラミックス層６が横方向に縮むよう
に変位する。印加する電圧の極性を逆転すれば、逆に圧
電セラミックス層５が横方向に縮み、圧電セラミックス
層６が横方向に伸びることにより、素子の先端は上向き
に変位する。

［発明が解決しようとする問題点コ 上述したように、駆動に際してはいずれかの圧電セラミ
ックス層５．６には分極方向と逆方向に電圧が印加され
る。たとえば図示のように電圧を印加した場合には、圧
電セラミックス層５において分極方向と逆方向に電圧が
印加されることになる。したがって、圧電セラミックス
層５に一定の電圧を越える電圧を印加した場合、分極破
壊が生じ、もはや圧電変位素子として機能し得なくなる
。

もっとも、種々の温度に３０分間維持した後室温にもど
して測定した変位量を示す第３図から明らかなように圧
電セラミックス層５．６の脱分極を生じる限界電圧は室
温付近では一定でありかつ成る大きさを有するため、こ
の限界電圧以下で駆動する限り分極破壊は生じないこと
がわかる。しかしながら、限界電圧は、素子の温度が高
くなるにつれて低下し、圧電材料のキュリー点Ｔを越え
ると分極は完全に破壊される。

したがって、圧電変位素子１の周囲温度が上昇した場合
、室温時と等しい電圧を印加し続けた場合、圧電セラミ
ックス層５または６において脱分極が始まり、所定の変
位特性を発揮させることができない。

よって、この発明の目的は、周囲の温度が上昇した場合
であっても、圧電セラミックス層の脱分極を効果的に防
止し得る構造を備えた圧電変位素子を提供することにあ
る。

［問題点を解決するための手段〕 巳の発明の圧電変位素子は、複数の電極層と、この複数
の電極層間にそれぞれ配置された圧電セラミックス層と
を備え、 さらに、少なくとも１の上記圧電セラミックス層に積層
され、該圧電セラミックス層に対して直列に接続されて
おり、圧電セラミックス層のキュリー点よりも相対的に
低いキュリー点の材料よりなる正特性サーミスタ層を備
えることを特徴とする。

上記正特性サーミスタ層は、複数の電極層の少なくとも
１の層を兼ねていてもよく、あるいは各電極層とは別個
に積層されていてもよい。

［作用および発明の効果］ 周知のように、正特性サーミスタはキュリー点を境にし
てその抵抗値が急激に増大する特性を有する。この発明
では、キュリー点が圧電セラミック層を構成する圧電材
料のキュリー点よりも相対的に低い正特性サーミスタ層
が、圧電セラミックス層に対して直列に接続されるよう
に積層されている。したがって、正特性サーミスタ層の
キュリー点を越える温度域においては、高抵抗状態の正
特性サーミスタが圧電セラミックス層に対して直列に接
続されることになるため、圧電セラミックス層に印加さ
れる電圧を低減することが可能とされている。よって、
積層する正特性サーミスタの抵抗一温度特性を選択する
ことにより、正特性サーミスタ層のキュリー点を越える
温度域においても、圧電セラミック層に印加される電圧
を該圧電セラミック層の脱分極を生じる限界電圧以下に
することができる。したがって、周囲温度が上昇したと
しても、分極破壊に基づく特性劣化の生じない圧電変位
素子を実現することが可能となる。

［実施例の説明コ 第１図は、この発明の一実施例の圧電変位素子を示す。

圧電変位素子１１では、図示の矢印の方向に分極処理さ
れた圧電セラミックス層１２．１３が正特性サーミスタ
層１４を介して積層されており、各圧電セラミックス層
１２．１３の界面には電極１５．１６が積層されている
。駆動に際しては、電極１５．１６が共通に引出され、
正特性サーミスタ層１４との間に駆動電圧が印加される
。

したがって、正特性サーミスタ層１４は、電極層をも兼
ねているものである。

第１図の圧電変位素子１１において、図示のように正特
性サーミスタ層１４にプラスの電位を、電極１５．１６
にマイナスの電位を印加した場合、圧電セラミックス層
１３には分極方向と逆方向に駆動電圧が印加される。印
加する電圧の極性を逆転すれば、逆に圧電セラミックス
層１２において分極方向と逆方向に駆動電圧が印加され
ることになる。

したがって、所望の変位特性を得るには、駆動電圧の大
きさを各圧電セラミックス層１２．１３の脱分極を開始
する限界電圧よりも小さくしなければならない。しかし
ながら、圧電セラミックス層１２．１３の脱分極を開始
する限界電圧に相当する抗電場（Ｅｃ）は、第５図に示
すとおりであり、温度が高くなるにつれて急激に小さく
なる。

よって、できるだけ高い温度域まで脱分極を生じないよ
うに駆動するためには、駆動電圧を低くしなければなら
ないが、その結果常用温度（室温付近）において大きな
変位を得ることができない。

また、たとえ駆動電圧を小さくしたとしても、使用温度
域をさほど広げることはできない。

このような問題を解決するために、この実施例では、圧
電セラミックス層１２．１３の間に第４図に示す抵抗温
度特性を有する正特性サーミスタ１４が接続されいる。

すなわち、正特性サーミスタ層１４は、そのキュリー点
Ｔ、が、圧電セラミックス層１２．１３のキュリー点Ｔ
よりも低い材料で構成されている。したがって、圧電変
位素子１１では、第６図に示すように、正特性サーミス
タ層１４のキュリー点Ｔ、を超えると、圧電セラミック
ス層１２．１３に加わる電圧は、低温側で印加されてい
た電圧ＶＩからｖ２に低下することになる。したがって
、圧電セラミックス層１２゜１３のキュリー点Ｔに至る
まで圧電セラミックス層１２．１３の脱分極開始限界電
圧（第６図に破線で示す）よりも低い電圧で駆動される
ことになる。その結果、周囲温度が上昇したとしても、
分極破壊を引き起こさないので変位特性の劣化が生じな
いようにされている。

なお、第１図実施例では、正特性サーミスタ層１４が１
の電極層を兼ねていたが、電極層とは別個に正特性サー
ミスタ層を設けてもよい。たとえば、第７図に示すよう
に、圧電セラミックス層２２．２３の対向している面倒
に正特性サーミスタ層２４ｇ、２４ｂを形成し、正特性
サーミスタ層２４ａ、２４ｂ間に電極層２７を形成して
もよい。

第７図実施例においても、電極層２５．２７問および電
極層２６．２７間に配置された圧電セラミックス層２２
．２３に、それぞれ直列に正特性サーミスタ層２４ａ、
２４ｂが接読されており、各圧電セラミックス層２２．
２３に加わる電圧を高温側において低減させることがで
きる。

第８図は、この発明のさらに他の実施例を示す。

ここでは、図示の矢印の方向に分極処理された圧電セラ
ミックス層３２．３３が正特性サーミスタ層３４を介し
て積層されており、外面に電極３５゜３６が形成されて
いる。ここでは、圧電セラミックス層３２．３３が相互
に逆方向に分極されているため、駆動に際しては電極層
３５．３６に電圧が印加される。ここでも、圧電セラミ
ックス層３２．３３に対して直列に正特性サーミスタ層
３４が配置されているので、正特性サーミスタ層３４０
キユリ一点を越える温度域における圧電セラミックス層
３２．３３の脱分極を効果的に防止することが可能とさ
れている。

第１図、第７図および第８図に示した実施例では、横効
果を利用したバイモルフ素子について述べたが、圧電セ
ラミックス層をさらに複数層積層し、厚み方向の変位を
利用した、いわゆる縦効果変位素子にも同様に適用し得
る。

また、正特性サーミスタ層は、予め焼成した圧電セラミ
ックス層に貼り付けてもよく、未焼成の圧電セラミック
ス層とともに積層し同時焼成して積層してもよい。

さらに、圧電セラミックス層の層数が２層のものに限ら
ず、３以上の多層の圧電セラミックス層を有する圧電変
位素子にも適用し得るものであることを指摘しておく。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す正面図、第２図は
従来の圧電変位素子の一例を示す正面図、第３図は第２
図に示した圧電変位素子の変位量一温度特性を示す図、
第４図は正特性サーミスタ層の抵抗一温度特性を示す図
、第５図は圧電セラミック層の抗電場一温度特性を示す
図、第６図は第１図実施例の圧電変位素子の圧電セラミ
ックス層に印加される電圧と温度との関係を示す図、第
７図はこの発明の他の実施例を示す正面図であり、第８
図はこの発明のさらに他の実施例を示す正面図である。 図において、１１は圧電変位素子、１２．１３は圧電セ
ラミックス層、１４は正特性サーミスタ層、１５．１６
は電極層を示す。 特許出願人　株式会社村田製作所 第２図 第３図 第７図 第８図

Claims (2)

【特許請求の範囲】
1. （１）複数の電極層と、 前記複数の電極層間にそれぞれ配置された圧電セラミッ
   クス層とを備える圧電変位素子において、少なくとも１
   の前記圧電セラミックス層に積層され、該圧電セラミッ
   クス層に対して直列に接続されており、前記圧電セラミ
   ックス層のキュリー点よりも相対的に低いキュリー点の
   材料よりなる正特性サーミスタ層を備えることを特徴と
   する、圧電変位素子。
2. （２）前記正特性サーミスタ層は、複数の電極層の少な
   くとも１の層を兼ねている、特許請求の範囲第１項記載
   の圧電変位素子。