JPS63173138A - 多数決処理方式 - Google Patents
多数決処理方式Info
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- JPS63173138A JPS63173138A JP62004672A JP467287A JPS63173138A JP S63173138 A JPS63173138 A JP S63173138A JP 62004672 A JP62004672 A JP 62004672A JP 467287 A JP467287 A JP 467287A JP S63173138 A JPS63173138 A JP S63173138A
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- Japan
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- network interface
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- 230000005540 biological transmission Effects 0.000 claims abstract description 72
- 238000003672 processing method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 238000007689 inspection Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007115 recruitment Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のプロセッサを環状伝送路で接続するマルチプロセ
ッサシステムにおいて、各プロセッサを伝送路に接続す
るネットワークインタフェースが、自プロセッサから出
力されるデータと、伝送路を転送される他のプロセッサ
が出力したデータと比較して多数決処理を行うことによ
り、各プロセッサの出力データを迅速に多数決処理を可
能とする。
ッサシステムにおいて、各プロセッサを伝送路に接続す
るネットワークインタフェースが、自プロセッサから出
力されるデータと、伝送路を転送される他のプロセッサ
が出力したデータと比較して多数決処理を行うことによ
り、各プロセッサの出力データを迅速に多数決処理を可
能とする。
本発明は、複数のプロセッサを環状伝送路により接続す
るマルチプロセッサシステムにおいて、各プロセッサが
並行して実行する処理結果から、多数決により採用結果
を決定する多数決処理方式の改良に関する。
るマルチプロセッサシステムにおいて、各プロセッサが
並行して実行する処理結果から、多数決により採用結果
を決定する多数決処理方式の改良に関する。
計算機システムにおけるソフトウェアの信頼性を向上す
る一手段として、同一人出力仕様を有するソフトウェア
モジュールを複数個独立に開発し、各ソフトウェアモジ
ュールをそれぞれ別のプロセッサにより実行した結果を
比較照合し、例えば多数決等の予め定められた基準に基
づき採用結果を定める、所謂Ｎバージョンソフトウェア
が提案されている。
る一手段として、同一人出力仕様を有するソフトウェア
モジュールを複数個独立に開発し、各ソフトウェアモジ
ュールをそれぞれ別のプロセッサにより実行した結果を
比較照合し、例えば多数決等の予め定められた基準に基
づき採用結果を定める、所謂Ｎバージョンソフトウェア
が提案されている。
かかるＮバージョンソフトウェアを効率良く実行する為
には、各プロセッサの実行結果を高速に比較照合する手
段の実現が強く要望される。
には、各プロセッサの実行結果を高速に比較照合する手
段の実現が強く要望される。
第５図は本発明の対象となるマルチプロセッサシステム
の一例を示す図であり、第６図は従来あるネットワーク
インタフェースの一例を示す図である。
の一例を示す図であり、第６図は従来あるネットワーク
インタフェースの一例を示す図である。
第５図および第６図において、複数のプロセッサ（ＰＲ
）１が、それぞれネットワークインタフェース（Ｎｌ）
２を介して環状の伝送路３に接続されている。
）１が、それぞれネットワークインタフェース（Ｎｌ）
２を介して環状の伝送路３に接続されている。
ネットワークインタフェース２は、所謂トークンリング
形式のアクセス制御方式を伝送路３に適用するもので、
第６図に示す如く、伝送路３から到着する信号（例えば
トークン）を検出・解析し、所要のデータを抽出し、受
信バッファ（ＲＢ）２２に蓄積する受信制御回路（ＲＣ
）２１と、送信バッファ（ＳＢ）２３に蓄積されたデー
タを、受信制御回路２１が受信した信号に付加して送信
する送信制御回路（ＳＣ）２４とから構成されている。
形式のアクセス制御方式を伝送路３に適用するもので、
第６図に示す如く、伝送路３から到着する信号（例えば
トークン）を検出・解析し、所要のデータを抽出し、受
信バッファ（ＲＢ）２２に蓄積する受信制御回路（ＲＣ
）２１と、送信バッファ（ＳＢ）２３に蓄積されたデー
タを、受信制御回路２１が受信した信号に付加して送信
する送信制御回路（ＳＣ）２４とから構成されている。
各プロセッサ１は、それぞれ独立に開発された、同一人
出力仕様を有するソフトウェアモジュールを、それぞれ
独立に実行する。
出力仕様を有するソフトウェアモジュールを、それぞれ
独立に実行する。
各プロセッサ１の実行データは、伝送路３を介して特定
のプロセッサ（例えば１−１）に伝達される。
のプロセッサ（例えば１−１）に伝達される。
特定のプロセッサ１−１は、各プロセッサ１から伝達さ
れた実行データに対し、予め定められた判定処理、例え
ば多数決処理を実行して採用データを定め、伝送路３を
経由して各プロセッサ１に返送する。
れた実行データに対し、予め定められた判定処理、例え
ば多数決処理を実行して採用データを定め、伝送路３を
経由して各プロセッサ１に返送する。
以上の説明から明らかな如く、従来ある多数決処理方式
においては、各プロセッサ１の実行データから多数決処
理により採用データを決定する処理を、特定のプロセッ
サ１−１により実行していた為、特定のプロセッサ１−
１における多数決処理時間、並びに各プロセッサｌと特
定のプロセッサ１−１との間の通信時間を必要とし、当
該マルチプロセッサシステムの処理効率を低下させる問
題点があった。
においては、各プロセッサ１の実行データから多数決処
理により採用データを決定する処理を、特定のプロセッ
サ１−１により実行していた為、特定のプロセッサ１−
１における多数決処理時間、並びに各プロセッサｌと特
定のプロセッサ１−１との間の通信時間を必要とし、当
該マルチプロセッサシステムの処理効率を低下させる問
題点があった。
第１図は本発明の原理を示す図である。
第１図において、１はプロセッサ、３は環状の伝送路、
２は各プロセッサ１を伝送路３に接続するネットワーク
インタフェースである。
２は各プロセッサ１を伝送路３に接続するネットワーク
インタフェースである。
１００は、本発明により各ネットワークインタフェース
２に設けられた投票手段である。
２に設けられた投票手段である。
２００は、本発明により各ネットワークインタフェース
２に設けられた多数決判定手段である。
２に設けられた多数決判定手段である。
投票手段１００は、伝送路３から到着する信号Ｆに付加
された一乃至複数の伝送データＰＤと、対応するプロセ
ッサ１から伝達される実行データｓｐとを比較する。比
較の結果、実行データｓｐが伝送データＰＤの何れかと
一致した場合には、一致した伝送データＰＤに対する投
票数Ｖに投票して伝送路３に送出する。また比較の結果
、実行データＳＰが何れの伝送データＰＤとも一致しな
かった場合には、実行データｓｐを信号Ｆに付加して伝
送路３に送出する。
された一乃至複数の伝送データＰＤと、対応するプロセ
ッサ１から伝達される実行データｓｐとを比較する。比
較の結果、実行データｓｐが伝送データＰＤの何れかと
一致した場合には、一致した伝送データＰＤに対する投
票数Ｖに投票して伝送路３に送出する。また比較の結果
、実行データＳＰが何れの伝送データＰＤとも一致しな
かった場合には、実行データｓｐを信号Ｆに付加して伝
送路３に送出する。
また多数決判定手段２００は、信号Ｆに付加されている
各伝送データＰＤの投票数Ｖを監視し、予め定められた
数を越える投票数Ｖを有する伝送データＰＤを検出した
場合に、検出された伝送データＰＤを、実行データＳＰ
に対する採用データＲＰと判定する。
各伝送データＰＤの投票数Ｖを監視し、予め定められた
数を越える投票数Ｖを有する伝送データＰＤを検出した
場合に、検出された伝送データＰＤを、実行データＳＰ
に対する採用データＲＰと判定する。
従って、各ネットワークインタフェースが、伝送路を経
由して伝達される信号Ｆを用いて多数決処理を実行する
為、特定のプロセッサにおける多数決処理、並びに特定
のプロセッサに対する通信が不要となり、当該マルチプ
ロセッサシステムの効率が向上する。
由して伝達される信号Ｆを用いて多数決処理を実行する
為、特定のプロセッサにおける多数決処理、並びに特定
のプロセッサに対する通信が不要となり、当該マルチプ
ロセッサシステムの効率が向上する。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるネットワークインタフ
ェースを示す図であり、第３図は本発明の一実施例によ
るフレーム構成を示す図であり、第４図は第２図におけ
る送信制御回路の動作過程を例示する図である。なお、
全図を通じて同一符号は同一対象物を示す。また対象と
するマルチプロセッサシステムは、第５図に示す通りと
する。
ェースを示す図であり、第３図は本発明の一実施例によ
るフレーム構成を示す図であり、第４図は第２図におけ
る送信制御回路の動作過程を例示する図である。なお、
全図を通じて同一符号は同一対象物を示す。また対象と
するマルチプロセッサシステムは、第５図に示す通りと
する。
第２図においては、投票手段１００として、送信制御回
路（ＳＣ）２４°および比較回路（ＣＭＰ）２６が設け
られ、また多数決判定手段２００として、投票検査回路
（ＶＤ）２５が設けられている。
路（ＳＣ）２４°および比較回路（ＣＭＰ）２６が設け
られ、また多数決判定手段２００として、投票検査回路
（ＶＤ）２５が設けられている。
第２図乃至第５図において、マルチプロセッサシステム
が多数決処理を実行していない場合には、各ネットワー
クインタフェース２は初期状態に設定されており（第４
図ステップＳ１）、第３図に示す如きトークンＴが、伝
送路３を経由して各ネットワークインタフェース２間を
周回している。
が多数決処理を実行していない場合には、各ネットワー
クインタフェース２は初期状態に設定されており（第４
図ステップＳ１）、第３図に示す如きトークンＴが、伝
送路３を経由して各ネットワークインタフェース２間を
周回している。
トークンＴは、信号の開始を示すスタートデリミタＳＤ
と、信号がトークンＴであることを示すアクセス制御情
報ＡＣとから構成される。
と、信号がトークンＴであることを示すアクセス制御情
報ＡＣとから構成される。
かかる状態で、各プロセッサ１が多数決処理の対象とす
る実行データＳＰを出力し、ネットワークインタフェー
ス２内の送信バッファ （ＳＢ）２３に蓄積し、有効フ
ラグＦ３をセットする。
る実行データＳＰを出力し、ネットワークインタフェー
ス２内の送信バッファ （ＳＢ）２３に蓄積し、有効フ
ラグＦ３をセットする。
初期状態にあった送信制御回路２４°は、送信バッファ
２３内に有効フラグＦ３がセットされたことを検出する
とくステップＳ２）、投票モードに移行する（ステップ
Ｓ３）や かかる状態で、伝送路３から成るネットワークインタフ
ェース（例えば２−１）にトークンＴが到着すると、受
信制御回路（ＲＣ）２１は受信したトークンＴをスター
トデリミタＳＤにより検出し、アクセス制御情報ＡＣを
解析してトークンＴと識別すると、送信制御回路２４°
に伝達する。
２３内に有効フラグＦ３がセットされたことを検出する
とくステップＳ２）、投票モードに移行する（ステップ
Ｓ３）や かかる状態で、伝送路３から成るネットワークインタフ
ェース（例えば２−１）にトークンＴが到着すると、受
信制御回路（ＲＣ）２１は受信したトークンＴをスター
トデリミタＳＤにより検出し、アクセス制御情報ＡＣを
解析してトークンＴと識別すると、送信制御回路２４°
に伝達する。
トークンＴを受信した送信制御回路２４°は（ステップ
Ｓ４）、アクセス制御情報ＡＣをトークンＴを示す状態
からページデータフレームＰを示す状態に変更し、送信
バッファ２３に蓄積されている実行データＳＰを第一の
ページデータＰＤ１とし、ページデータＰＤＩに対する
投票数ｖ１を〔１〕とし、更に後続ビットＮ、を論理“
０”としてページデータフレームＰを構成して伝送路３
に送信すると共に（ステップＳ５）、送信バッファ２３
内の有効フラグＦＳをリセットする（ステップＳ６）。
Ｓ４）、アクセス制御情報ＡＣをトークンＴを示す状態
からページデータフレームＰを示す状態に変更し、送信
バッファ２３に蓄積されている実行データＳＰを第一の
ページデータＰＤ１とし、ページデータＰＤＩに対する
投票数ｖ１を〔１〕とし、更に後続ビットＮ、を論理“
０”としてページデータフレームＰを構成して伝送路３
に送信すると共に（ステップＳ５）、送信バッファ２３
内の有効フラグＦＳをリセットする（ステップＳ６）。
以上により送信制御回路２４“はモニタモードに移行す
る（ステップＳ７）。
る（ステップＳ７）。
ページデータフレームＰは、伝送路３を経由して他のネ
ットワークインタフェース２−２に伝達される。
ットワークインタフェース２−２に伝達される。
伝送路３からネットワークインタフェース２−２にペー
ジデータフレームＰが到着すると、受信制御回路２１は
受信したページデータフレームＰをスタートデリミタＳ
Ｄにより検出し、アクセス制御情報ＡＣを解析してペー
ジデータフレームＰと識別すると、送信制御回路２４゛
および比較回路２６に伝達する。
ジデータフレームＰが到着すると、受信制御回路２１は
受信したページデータフレームＰをスタートデリミタＳ
Ｄにより検出し、アクセス制御情報ＡＣを解析してペー
ジデータフレームＰと識別すると、送信制御回路２４゛
および比較回路２６に伝達する。
比較回路２６は、ページデータフレームＰに付加されて
いるページデータＰＤと、送信バッファ２３内に蓄積さ
れいてる実行データＳＰとを比較照合し、両データが一
致した場合には送信制御回路２４’に伝達する一致信号
ｅを論理“１”に設定し、また両データが不一致の場合
には一致信号ｅを論理“０”に設定する。
いるページデータＰＤと、送信バッファ２３内に蓄積さ
れいてる実行データＳＰとを比較照合し、両データが一
致した場合には送信制御回路２４’に伝達する一致信号
ｅを論理“１”に設定し、また両データが不一致の場合
には一致信号ｅを論理“０”に設定する。
ページデータフレームＰを受信した送信制御回路２４９
は（ステップ５ＩＯ）、比較回路２６から伝達されてい
る一致信号ｅの論理値を検査しくステップ５１１）、論
理“１”に設定されている場合には、ページデータフレ
ームＰ内のページデータＰＤ、に対する投票数Ｖｌに〔
１〕を加算した後、伝送路３に送信しくステップ５１２
）、また一致信号ｅが論理“０”に設定されている場合
には、ページデータフレームＰの後続とットＮ、を論理
“１”に変更した後、送信バッファ２３に蓄積されてい
る実行データＳＰを第二のページデータＰＤ、とじ、ペ
ージデータＰＤ、に対する投票数■２を〔１〕とし、更
に後続ビットＮＺを論理″０”としてページデータフレ
ームＰに付加して伝送路３に送信する（ステップ５１３
）。
は（ステップ５ＩＯ）、比較回路２６から伝達されてい
る一致信号ｅの論理値を検査しくステップ５１１）、論
理“１”に設定されている場合には、ページデータフレ
ームＰ内のページデータＰＤ、に対する投票数Ｖｌに〔
１〕を加算した後、伝送路３に送信しくステップ５１２
）、また一致信号ｅが論理“０”に設定されている場合
には、ページデータフレームＰの後続とットＮ、を論理
“１”に変更した後、送信バッファ２３に蓄積されてい
る実行データＳＰを第二のページデータＰＤ、とじ、ペ
ージデータＰＤ、に対する投票数■２を〔１〕とし、更
に後続ビットＮＺを論理″０”としてページデータフレ
ームＰに付加して伝送路３に送信する（ステップ５１３
）。
ページデータフレームＰを送信し終わると、送信制御回
路２４′は送信バッファ２３内の有効フラグＦ、をリセ
ットしくステップ５１４）、投票、Ｃ 済みモードに移行する（ステップＳ？−）。
路２４′は送信バッファ２３内の有効フラグＦ、をリセ
ットしくステップ５１４）、投票、Ｃ 済みモードに移行する（ステップＳ？−）。
以下同様に、ページデータフレームＰを受信した各ネッ
トワークインタフェース２−３、・・・は、それぞれネ
ットワークインタフェース２−２におけると同様の投票
処理を実行し、投票済みモードに移行する。
トワークインタフェース２−３、・・・は、それぞれネ
ットワークインタフェース２−２におけると同様の投票
処理を実行し、投票済みモードに移行する。
一方モニタモード、または投票済モードに設定されたネ
ットワークインタフェース２においは、受信制御回路２
１が伝送路３から到着するページデータフレームＰを検
出解析すると、第一のページデータＰＤ＋を受信バッフ
ァ２２に蓄積すると共に、ページデータＰＤ、に対する
投票数Ｖ、を投票検査回路２５により監視し、投票数Ｖ
、が予め定められた過半数に達していない場合には、受
信バッファ２２内の有効フラグＦ、をリセット状態とし
、続いて受信制御回路２１に第二のページデータＰＤ、
を受信バッファ（ＲＢ）２２に蓄積させ、またページデ
ータＰＤ、に対する投票数Ｖ２を監視する。
ットワークインタフェース２においは、受信制御回路２
１が伝送路３から到着するページデータフレームＰを検
出解析すると、第一のページデータＰＤ＋を受信バッフ
ァ２２に蓄積すると共に、ページデータＰＤ、に対する
投票数Ｖ、を投票検査回路２５により監視し、投票数Ｖ
、が予め定められた過半数に達していない場合には、受
信バッファ２２内の有効フラグＦ、をリセット状態とし
、続いて受信制御回路２１に第二のページデータＰＤ、
を受信バッファ（ＲＢ）２２に蓄積させ、またページデ
ータＰＤ、に対する投票数Ｖ２を監視する。
投票数ｖ２が予め定められた過半数に達していると、投
票検査回路２５は受信バッファ２２内の有効フラグＦＲ
をセット状態に変更し、受信制御回路２１に対して後続
するページデータＰＤ３、・・・の受信バッファ２２へ
の蓄積を禁止する。その結果受信バッファ２２内には、
過半数の投票数Ｖ２を得たページデータＰＤｔが、採用
データＲＰとして蓄積保持される。
票検査回路２５は受信バッファ２２内の有効フラグＦＲ
をセット状態に変更し、受信制御回路２１に対して後続
するページデータＰＤ３、・・・の受信バッファ２２へ
の蓄積を禁止する。その結果受信バッファ２２内には、
過半数の投票数Ｖ２を得たページデータＰＤｔが、採用
データＲＰとして蓄積保持される。
ネットワークインタフェース２−１において、モニタモ
ードに設定されている送信制御回路２４°が受信バッフ
ァ２２内に有効フラグＦＲがセットされたこと検出する
と（ステップＳ８）、受信制御回路２１から伝達された
ページデータフレームＰを廃棄し、新たにトークンＴを
伝送路３に送信しくステップＳ９）、トークンＴ受信待
モードに移行する（ステップ５１７）。
ードに設定されている送信制御回路２４°が受信バッフ
ァ２２内に有効フラグＦＲがセットされたこと検出する
と（ステップＳ８）、受信制御回路２１から伝達された
ページデータフレームＰを廃棄し、新たにトークンＴを
伝送路３に送信しくステップＳ９）、トークンＴ受信待
モードに移行する（ステップ５１７）。
一方ネットワークインタフェース２−２、・・・におい
て、投票済モードに設定されている送信制御回路（ＳＣ
）２４”が受信バッファ２２内に有効フラグＦＲがセッ
トされたことを検出すると（ステップ５１６）、トーク
ンＴ受信待モードに移行する（ステップ５１７）。
て、投票済モードに設定されている送信制御回路（ＳＣ
）２４”が受信バッファ２２内に有効フラグＦＲがセッ
トされたことを検出すると（ステップ５１６）、トーク
ンＴ受信待モードに移行する（ステップ５１７）。
各ネットワークインタフェース２に対応するプロセッサ
１は、受信バッファ２２内に有効フラグＦ、がセットさ
れたことを検出すると、受信バッファ）２２内に蓄積さ
れている採用データＲＰを抽出した後、有効フラグＦＲ
をリセットする。
１は、受信バッファ２２内に有効フラグＦ、がセットさ
れたことを検出すると、受信バッファ）２２内に蓄積さ
れている採用データＲＰを抽出した後、有効フラグＦＲ
をリセットする。
各ネットワークインタフェース２における送信制御回路
２４１は、受信制御回路２１からトークンＴを受信しく
ステップ５１８）、且つ受信バッファ２２内の有効フラ
グＦ、かりセットされたことを検出すると（ステップ５
１９）、初期状態に移行する。
２４１は、受信制御回路２１からトークンＴを受信しく
ステップ５１８）、且つ受信バッファ２２内の有効フラ
グＦ、かりセットされたことを検出すると（ステップ５
１９）、初期状態に移行する。
以上の説明から明らかな如く、本実施例によれば、各ネ
ットワークインタフェース２が対応するプロセッサ１か
ら伝達された実行データＳＰを、伝送路３を周回するペ
ージデータフレームＰ内のページデータＰＤと比較照合
することにより多数決処理を実行し、採用データＲＰを
プロセッサｌに伝達する為、特定のプロセッサ１が多数
決処理を実行するに要する時間、並びに特定のプロセッ
サ１との間の通信に要する時間が不要となる。
ットワークインタフェース２が対応するプロセッサ１か
ら伝達された実行データＳＰを、伝送路３を周回するペ
ージデータフレームＰ内のページデータＰＤと比較照合
することにより多数決処理を実行し、採用データＲＰを
プロセッサｌに伝達する為、特定のプロセッサ１が多数
決処理を実行するに要する時間、並びに特定のプロセッ
サ１との間の通信に要する時間が不要となる。
なお、第２図乃至第５図はあく迄本発明の一実施例に過
ぎず、例えばネットワークインタフェース２の構成は図
示されるものに限定されることは無く、他に幾多の変形
が考慮されるが、何れの場合にも本発明の効果は変わら
ない。また本発明の対象とするマルチプロセッサシステ
ムの構成は、図示されるものに限定されぬことは言う迄
も無い。
ぎず、例えばネットワークインタフェース２の構成は図
示されるものに限定されることは無く、他に幾多の変形
が考慮されるが、何れの場合にも本発明の効果は変わら
ない。また本発明の対象とするマルチプロセッサシステ
ムの構成は、図示されるものに限定されぬことは言う迄
も無い。
以上、本発明によれば、前記マルチプロセッサシステム
において、各ネットワークインタフェースが、伝送路を
経由して伝達される信号を用いて多数決処理を実行する
為、特定のプロセッサにおける多数決処理、並びに特定
のプロセッサに対する通信が不要となり、当該マルチプ
ロセッサシステムの効率が向上する。
において、各ネットワークインタフェースが、伝送路を
経由して伝達される信号を用いて多数決処理を実行する
為、特定のプロセッサにおける多数決処理、並びに特定
のプロセッサに対する通信が不要となり、当該マルチプ
ロセッサシステムの効率が向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるネットワークインタフェースを示す図、第３
図は本発明の一実施例によるフレーム構成を示す図、第
４図は第２図における送信制御回路の動作過程を例示す
る図、第５図は本発明の対象となるマルチプロセッサシ
ステムの一例を示す図、第６図は従来あるネットワーク
インタフェースの一例を示す図である。 図において、１はプロセッサ（ＰＲ）、２はネットワー
クインタフェース（ＮＩ）、３は伝送路、２１は受信制
御回路（ＲＣ）、２２は受信バッファ （ＲＢ）、２３
は送信バッファ （ＳＢ）、２４および２４′は送信制
御回路（ＳＣ）、２５は投票検査回路（ＶＤ）、２６は
比較回路（ＣＭＰ）、１００は投票手段、２００は多数
決判定手段、をボ伶明−屑理困 芥 １２ ＰＲ（り ４契に」唐によ４２ントワー２イニタ７ｘジｑシ ｚ／
Ａ Ａ刈発田月によ名）ｔ／−、Ｌ項一に文°゛５１３
囚
施例によるネットワークインタフェースを示す図、第３
図は本発明の一実施例によるフレーム構成を示す図、第
４図は第２図における送信制御回路の動作過程を例示す
る図、第５図は本発明の対象となるマルチプロセッサシ
ステムの一例を示す図、第６図は従来あるネットワーク
インタフェースの一例を示す図である。 図において、１はプロセッサ（ＰＲ）、２はネットワー
クインタフェース（ＮＩ）、３は伝送路、２１は受信制
御回路（ＲＣ）、２２は受信バッファ （ＲＢ）、２３
は送信バッファ （ＳＢ）、２４および２４′は送信制
御回路（ＳＣ）、２５は投票検査回路（ＶＤ）、２６は
比較回路（ＣＭＰ）、１００は投票手段、２００は多数
決判定手段、をボ伶明−屑理困 芥 １２ ＰＲ（り ４契に」唐によ４２ントワー２イニタ７ｘジｑシ ｚ／
Ａ Ａ刈発田月によ名）ｔ／−、Ｌ項一に文°゛５１３
囚
Claims (1)
- 【特許請求の範囲】 複数のプロセッサ（１）をそれぞれネットワークインタ
フェース（２）を介して環状の伝送路（３）に接続する
マルチプロセッサシステムにおいて、 前記ネットワークインタフェース（２）に、前記伝送路
（３）から到着する信号（Ｆ）に付加された一乃至複数
の伝送データ（ＰＤ）と、対応する前記プロセッサ（１
）から伝達される実行データ（ＳＰ）とを比較し、該プ
ロセッサデータ（ＳＰ）が前記伝送データ（ＰＤ）の何
れかと一致した場合には該一致した伝送データ（ＰＤ）
に対する投票数（Ｖ）に投票して前記伝送路（３）に送
出し、前記実行データ（ＳＰ）が何れの伝送データ（Ｐ
Ｄ）とも一致しなかった場合には、前記実行データ（Ｓ
Ｐ）を前記信号に付加して前記伝送路（３）に送出する
投票手段（１００）と、前記信号（Ｆ）に付加されてい
る各伝送データ（ＰＤ）の投票数（Ｖ）を監視し、予め
定められた数を越える投票数（Ｖ）を有する伝送データ
（ＰＤ）を検出した場合に、該伝送データ（ＰＤ）を前
記実行データ（ＳＰ）に対する採用データ（ＲＰ）と判
定する多数決判定手段（２００）とを設けることを特徴
とする多数決処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004672A JPS63173138A (ja) | 1987-01-12 | 1987-01-12 | 多数決処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004672A JPS63173138A (ja) | 1987-01-12 | 1987-01-12 | 多数決処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173138A true JPS63173138A (ja) | 1988-07-16 |
Family
ID=11590395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004672A Pending JPS63173138A (ja) | 1987-01-12 | 1987-01-12 | 多数決処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334032A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 並列多重制御システム及び並列多重制御システムの制御方法 |
-
1987
- 1987-01-12 JP JP62004672A patent/JPS63173138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334032A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 並列多重制御システム及び並列多重制御システムの制御方法 |
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