JPS63166319A - デジタルパルス変調回路 - Google Patents
デジタルパルス変調回路Info
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- JPS63166319A JPS63166319A JP61311604A JP31160486A JPS63166319A JP S63166319 A JPS63166319 A JP S63166319A JP 61311604 A JP61311604 A JP 61311604A JP 31160486 A JP31160486 A JP 31160486A JP S63166319 A JPS63166319 A JP S63166319A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ産業上の利用分野
Ｂ発明の概要
Ｃ従来の技術（第１２図及び第１３図）Ｄ発明が解決し
ようとする問題点（第１２図及び第１３図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第１１図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はデジタルパルス変調回路に関し、例えばデジタ
ルビデオテープレコーダ（ＶＴＲ）に適用し得るもので
ある。
ようとする問題点（第１２図及び第１３図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第１１図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はデジタルパルス変調回路に関し、例えばデジタ
ルビデオテープレコーダ（ＶＴＲ）に適用し得るもので
ある。
Ｂ発明の概要
本発明は、デジタルパルス変調回路において、順次入力
するシリアルデータでなる入力データを、前後に参照用
の入力データを有するパラレルデータに変換してコード
変換することにより、同時並列的に入力データを変調す
ることができ、かくするにつき全体として消費電力が少
ない簡易な構成で高い繰り返し周波数の入力データも変
調することができる。
するシリアルデータでなる入力データを、前後に参照用
の入力データを有するパラレルデータに変換してコード
変換することにより、同時並列的に入力データを変調す
ることができ、かくするにつき全体として消費電力が少
ない簡易な構成で高い繰り返し周波数の入力データも変
調することができる。
Ｃ従来の技術
従来、デジタルＶＴＲにおいては、デジタル符号化した
映像信号を記録する際に、デジタルパルス変調回路を用
いて所望の信号形態の記録信号に変換して記録するよう
になされている。
映像信号を記録する際に、デジタルパルス変調回路を用
いて所望の信号形態の記録信号に変換して記録するよう
になされている。
すなわち、第１２図に示すように、映像信号をサンプリ
ングして順次例えば、８ビツトのデジタル情報に符号化
した後、パラレルシリアル変換回路を介して所定のクロ
ック信号ＣＫ（第１２図（Ａ））の立ち上りのタイミン
グに同期したシリアルデータＤＳ（第１２図（Ｂ））を
得る。
ングして順次例えば、８ビツトのデジタル情報に符号化
した後、パラレルシリアル変換回路を介して所定のクロ
ック信号ＣＫ（第１２図（Ａ））の立ち上りのタイミン
グに同期したシリアルデータＤＳ（第１２図（Ｂ））を
得る。
かかるシリアルデータＤＳの論理レベルに対応するよう
に、クロック信号ＣＫの立ち上りのタイミングに同期し
て論理レベルが反転するＮＲＺ （ｎｏｎ ｒｅｔｕｒ
ｎ ｔｏ ｚｅｒｏ）の変調方式の変調データを得るこ
とにより、ＮＲＺデータＤＮ（第１２図（Ｃ））を得る
。
に、クロック信号ＣＫの立ち上りのタイミングに同期し
て論理レベルが反転するＮＲＺ （ｎｏｎ ｒｅｔｕｒ
ｎ ｔｏ ｚｅｒｏ）の変調方式の変調データを得るこ
とにより、ＮＲＺデータＤＮ（第１２図（Ｃ））を得る
。
さらにＭ Ｆ Ｍ （ｍｏｄｉｆｉｅｄ ｆｒｅｑｕｅ
ｎｃｙ ａｏｄｕｌａｔｉ。
ｎｃｙ ａｏｄｕｌａｔｉ。
ｎ）方式の変調方式を用いて、ＮＲＺデータＤＮが論理
「０」のとき、１クロック周期前のＮＲＺデータＯＮの
論理レベルが論理「０」の場合だけ当該クロック周期の
立ち上りのタイミングで論理レベルが反転しく以下これ
を第１の条件と呼ぶ）、ＮＲＺデータＤＮの論理レベル
が論理ｒｌＪのとき、クロック信号ＣＫの立ち下りのタ
イミング（すなわちクロック信号ＣＫの１クロック周期
の中間の時点）で論理レベルが反転する（以下これを第
２の条件と呼ぶ）ＭＦＭデータＤＭ（第１２図（Ｄ））
を得る。
「０」のとき、１クロック周期前のＮＲＺデータＯＮの
論理レベルが論理「０」の場合だけ当該クロック周期の
立ち上りのタイミングで論理レベルが反転しく以下これ
を第１の条件と呼ぶ）、ＮＲＺデータＤＮの論理レベル
が論理ｒｌＪのとき、クロック信号ＣＫの立ち下りのタ
イミング（すなわちクロック信号ＣＫの１クロック周期
の中間の時点）で論理レベルが反転する（以下これを第
２の条件と呼ぶ）ＭＦＭデータＤＭ（第１２図（Ｄ））
を得る。
当該ＭＦＭデータＤＭに基づいて、磁気テープに記録す
るようにすれば、シリアルデータＤＳに同じ論理レベル
の情報が連続しても、低周波成分の少い記録信号を得る
ことができると共に、クロック信号ＧＫを同時に記録し
なくても容易に復調することができる。
るようにすれば、シリアルデータＤＳに同じ論理レベル
の情報が連続しても、低周波成分の少い記録信号を得る
ことができると共に、クロック信号ＧＫを同時に記録し
なくても容易に復調することができる。
ところが第１３図に示すように、ＭＦＭデータＤＭ（第
１３図（Ａ））は、直流成分（ＤＳＶ）が含まれている
ため、映像信号によって、直流成分が連続的に加算され
て直流レベルＳＤ（第１３図（Ｂ））が大きく変化する
問題があった。
１３図（Ａ））は、直流成分（ＤＳＶ）が含まれている
ため、映像信号によって、直流成分が連続的に加算され
て直流レベルＳＤ（第１３図（Ｂ））が大きく変化する
問題があった。
この問題を解決するために、デジタルＶＴＲにおいては
、特開昭５２−１１４２０６号公報において提案された
Ｍ” ＦＭ （ｇｅｏｄｉｆｉｅｄ ｍ１ｒｒｏｒ ｆ
ｒｅｑｕｅｎｃｙ ｓ。
、特開昭５２−１１４２０６号公報において提案された
Ｍ” ＦＭ （ｇｅｏｄｉｆｉｅｄ ｍ１ｒｒｏｒ ｆ
ｒｅｑｕｅｎｃｙ ｓ。
ｄｕｌａｔｉｏｎ）方式のデジタルパルス変調回路を用
いて直流レベルが所定値以上変動しないようになされて
いる。
いて直流レベルが所定値以上変動しないようになされて
いる。
すなわち、ＭＦＭデータＤＭの変調方式の第１及び第２
の条件に加えて、ＮＲＺデータＤＮにおいて、論理レベ
ルが論理ｒｌＪのデータが連続する場合、連続する論理
「１」のＮＲＺデータＤＮの数が偶数のとき（以下Ｃパ
ターンと呼ぶ）、この連続する最後の論理「１」におけ
るＭＦＭデータＤＭの論理レベルの反転を禁止する第３
の条件を設けて、ＭＦＭデータＤＭ全体として論理レベ
ルの反転方向を逆転させることにより、直流レベルＳＤ
ｌ （第１３図（Ｃ） ’） （７）変化の少イＭ”
ＦＭデータＤＭＭ （第１２図（Ｅ）及び第１３図（Ｄ
））を得るようになされている。
の条件に加えて、ＮＲＺデータＤＮにおいて、論理レベ
ルが論理ｒｌＪのデータが連続する場合、連続する論理
「１」のＮＲＺデータＤＮの数が偶数のとき（以下Ｃパ
ターンと呼ぶ）、この連続する最後の論理「１」におけ
るＭＦＭデータＤＭの論理レベルの反転を禁止する第３
の条件を設けて、ＭＦＭデータＤＭ全体として論理レベ
ルの反転方向を逆転させることにより、直流レベルＳＤ
ｌ （第１３図（Ｃ） ’） （７）変化の少イＭ”
ＦＭデータＤＭＭ （第１２図（Ｅ）及び第１３図（Ｄ
））を得るようになされている。
Ｄ発明が解決しようとする問題点
ところが、このようなＭ”ＦＭデータＤＭＭのデジタル
パルス変調回路においては、１つのＮＲＺデータＤＮを
変調する際に、それまで入力したＮＲＺデータＤＮ及び
次に入力するＮＲＺデータＤＮの論理レベルに基づいて
当該ＮＲＺデータを変調しなければならず、このため従
来この種のデジタルパルス変調回路においては入力デー
タを順次直列的に処理するようになされていた。
パルス変調回路においては、１つのＮＲＺデータＤＮを
変調する際に、それまで入力したＮＲＺデータＤＮ及び
次に入力するＮＲＺデータＤＮの論理レベルに基づいて
当該ＮＲＺデータを変調しなければならず、このため従
来この種のデジタルパルス変調回路においては入力デー
タを順次直列的に処理するようになされていた。
従ってこのようなＭ” ＦＭデータＤＮのデジタルパル
ス変調回路においては、ＮＲＺデータＤＮのクロック信
号ＣＫの２倍の周波数のクロック信号を用いて処理しな
ければならない。
ス変調回路においては、ＮＲＺデータＤＮのクロック信
号ＣＫの２倍の周波数のクロック信号を用いて処理しな
ければならない。
実際上デジタルＶＴＲにおいては、ＮＲＺデータＤＮの
クロック周波数が高いため、ＮＴＳＣ方式の映像信号に
おいてはクロック信号ＣＫの２倍の約１２０ （ＭＨｚ
） 、ＰＡＬ方弐の映像信号においては約１６０ （Ｍ
Ｈｚ） 、さらに特殊再生モードの映像信号を考慮する
と約２００ （ＭＨｚ）のクロック信号でＮＲＺデータ
ＤＮを処理しなければならない問題があった。
クロック周波数が高いため、ＮＴＳＣ方式の映像信号に
おいてはクロック信号ＣＫの２倍の約１２０ （ＭＨｚ
） 、ＰＡＬ方弐の映像信号においては約１６０ （Ｍ
Ｈｚ） 、さらに特殊再生モードの映像信号を考慮する
と約２００ （ＭＨｚ）のクロック信号でＮＲＺデータ
ＤＮを処理しなければならない問題があった。
このようなりロック周波数になると、通常の論理回路に
おいて用いられるＴ Ｔ Ｌ （ｔｒａｎｓｉｓｔｏｒ
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ） 、ＣＭＯＳ
（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｏｃｔｏｒ）集積回路を用いて安
定にデジタル信号を変調することが困難になり、このた
め、デジタルＶＴＲにおいては、高速スイッチングの可
能な、例えばＥ ＣＬ （ｅｓｉｔｅｒ ｃｏｕｐｌｅ
ｄｌｏｇ ｉｃ）デジタル集積回路を用いてデジタルパ
ルス変調回路を構成するようになされていた。
おいて用いられるＴ Ｔ Ｌ （ｔｒａｎｓｉｓｔｏｒ
ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ） 、ＣＭＯＳ
（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｏｃｔｏｒ）集積回路を用いて安
定にデジタル信号を変調することが困難になり、このた
め、デジタルＶＴＲにおいては、高速スイッチングの可
能な、例えばＥ ＣＬ （ｅｓｉｔｅｒ ｃｏｕｐｌｅ
ｄｌｏｇ ｉｃ）デジタル集積回路を用いてデジタルパ
ルス変調回路を構成するようになされていた。
ところが、このように構成すると当該デジタルパルス変
調回路の消費電力が大きくなると共に高集積化すること
が困難になり、デジタルＶＴＲ全体として大型かつ消費
電力が大きく、高価になることを避は得なかった。
調回路の消費電力が大きくなると共に高集積化すること
が困難になり、デジタルＶＴＲ全体として大型かつ消費
電力が大きく、高価になることを避は得なかった。
本発明は以上の点を考慮してなされたもので、高速スイ
ッチング可能な消費電力の大きな回路素子を用いなくて
も高い繰り返し周波数のデータを容易に変調することが
できるデジタルパルス変調回路を提案しようとするもの
である。
ッチング可能な消費電力の大きな回路素子を用いなくて
も高い繰り返し周波数のデータを容易に変調することが
できるデジタルパルス変調回路を提案しようとするもの
である。
Ｅ問題点を解決するための手段
かかる問題点を解決するため本発明においては、シリア
ルデータでなる入力データＤＮを受け、入力データＤＮ
を所定のクロック周期で、所定ビットずつシフトしたパ
ラレルデータＱｆｉ−１、ＱＢ、Ｑ□ｌ 、ｑ、、、に
変換することにより、前後のクロック周期で出力される
パラレルデータＱｎ−＋、Ｑ １１ 、ＱＩ’１４１
、Ｑ□２と所定ビットだけ重複したデータＱ Ｒ−１、
Ｑｎ ＳＱａ＋１ 、Ｑｎ＊ｔを存するパラレルデータ
Ｑ ｎ−１、Ｑｎ 、Ｑａ＋＋ 、、Ｑｎ＋Ｌを出力す
る変換回路２．４．８と、パラレルデータＱ 、１−１
、Ｑｌｌｌ 、ＱＲ＋Ｉ 、Ｑ、、＋２の所定ビット
だけ重複したデータＱ ｎ−ｒ 、Ｑｎ 、ＱＩ％０１
、Ｑｎ＋ｔを参照して、パラレルデータＱ７、Ｑ７．
Ｉを所定のパラレルデータＭ、１、Ｍ、２、Ｍｎ＋、１
、Ｍｎ、、２に変換するコード変換回路１６．１７．５
０と、コード変換回路１６．１７．５０を介して得られ
るパラレルデータＭ、１、Ｍ、％２、Ｍ −＋１１、Ｍ
、％＋Ｉ２をシリアルデータＤＭＭに変換するパラレル
シリアル変換回路３とを設けるようにする。
ルデータでなる入力データＤＮを受け、入力データＤＮ
を所定のクロック周期で、所定ビットずつシフトしたパ
ラレルデータＱｆｉ−１、ＱＢ、Ｑ□ｌ 、ｑ、、、に
変換することにより、前後のクロック周期で出力される
パラレルデータＱｎ−＋、Ｑ １１ 、ＱＩ’１４１
、Ｑ□２と所定ビットだけ重複したデータＱ Ｒ−１、
Ｑｎ ＳＱａ＋１ 、Ｑｎ＊ｔを存するパラレルデータ
Ｑ ｎ−１、Ｑｎ 、Ｑａ＋＋ 、、Ｑｎ＋Ｌを出力す
る変換回路２．４．８と、パラレルデータＱ 、１−１
、Ｑｌｌｌ 、ＱＲ＋Ｉ 、Ｑ、、＋２の所定ビット
だけ重複したデータＱ ｎ−ｒ 、Ｑｎ 、ＱＩ％０１
、Ｑｎ＋ｔを参照して、パラレルデータＱ７、Ｑ７．
Ｉを所定のパラレルデータＭ、１、Ｍ、２、Ｍｎ＋、１
、Ｍｎ、、２に変換するコード変換回路１６．１７．５
０と、コード変換回路１６．１７．５０を介して得られ
るパラレルデータＭ、１、Ｍ、％２、Ｍ −＋１１、Ｍ
、％＋Ｉ２をシリアルデータＤＭＭに変換するパラレル
シリアル変換回路３とを設けるようにする。
Ｆ作用
入力データＤＮを所定ビットだけ前後のパラレルデータ
ｑ、、−，，Ｑｆｉ、Ｑ、、、 、Ｑ、と重複したデー
タＱ １％−１、Ｑｎ 、Ｑｎ＊＋ ＳＱｎ＋ｚを有す
るパラレルデータＱ １１−１ ％ Ｑｆｉ 、Ｑ、ｌ
＋１ 、Ｑｎに変換し、この重複したデータＱ ｎ−１
、ＱＲ％ Ｑ＋％＋１、Ｑ 、、＋ ２を参照してパラ
レルデータＱｎＳＱ＋ｓ＊＋を変換することにより、同
時並列的に入力データＤＮを所定のシリアルデータＤＭ
Ｍに変換することができ、かくするにつき高い繰り返し
周波数の入力データでも容易に変調することができる。
ｑ、、−，，Ｑｆｉ、Ｑ、、、 、Ｑ、と重複したデー
タＱ １％−１、Ｑｎ 、Ｑｎ＊＋ ＳＱｎ＋ｚを有す
るパラレルデータＱ １１−１ ％ Ｑｆｉ 、Ｑ、ｌ
＋１ 、Ｑｎに変換し、この重複したデータＱ ｎ−１
、ＱＲ％ Ｑ＋％＋１、Ｑ 、、＋ ２を参照してパラ
レルデータＱｎＳＱ＋ｓ＊＋を変換することにより、同
時並列的に入力データＤＮを所定のシリアルデータＤＭ
Ｍに変換することができ、かくするにつき高い繰り返し
周波数の入力データでも容易に変調することができる。
Ｇ実施例
以下図面について、本発明の一実施例を詳述する。
第１図において、１は全体として本発明のデジタルパル
ス変調回路を示し、シリアルパラレル変換回路２を介し
て、クロック信号ＣＫの立ち上りのタイミングに同期し
て出力されるＮＲＺデータＤＮを８ビツトのパラレルデ
ータＮＲＺＯ〜ＮＲＺ７に切り出した後、各パラレルデ
ータＮＲＺＯ〜ＮＲＺ７をＭ”ＦＭ方式のフォーマット
に従ってパラレル処理してパラレルシリアル変換回路３
を介してＭ” ＦＭデータＤＭＭとして出力する。
ス変調回路を示し、シリアルパラレル変換回路２を介し
て、クロック信号ＣＫの立ち上りのタイミングに同期し
て出力されるＮＲＺデータＤＮを８ビツトのパラレルデ
ータＮＲＺＯ〜ＮＲＺ７に切り出した後、各パラレルデ
ータＮＲＺＯ〜ＮＲＺ７をＭ”ＦＭ方式のフォーマット
に従ってパラレル処理してパラレルシリアル変換回路３
を介してＭ” ＦＭデータＤＭＭとして出力する。
第２図に示すように、データラッチ回路４は、ＮＲＺデ
ータＤＮのクロック信号ＣＫを８分周して得られるクロ
ック信号ＣＫ８のタイミングに同期して、入力されたパ
ラレルデータＮＲＺＯ〜ＮＲＺ７をラッチする４ビツト
のラッチ回路５及び６と、２ビツトのラッチ回路７から
構成される。
ータＤＮのクロック信号ＣＫを８分周して得られるクロ
ック信号ＣＫ８のタイミングに同期して、入力されたパ
ラレルデータＮＲＺＯ〜ＮＲＺ７をラッチする４ビツト
のラッチ回路５及び６と、２ビツトのラッチ回路７から
構成される。
ラッチ回路５及び６は、ラッチしたパラレルデータＮＲ
ＺＯ〜ＮＲＺ７をセレクタ回路８に出力すると共に、ラ
ッチ回路５の上位２ビツト（すなわちパラレルデータＮ
ＲＺＯ〜ＮＲＺ７のうち最も遅れてシリアルパラレル変
換回路２に入力されたＮＲＺデータＤＮでなる）をラッ
チ回路７を介してセレクタ回路８に出力するようになさ
れている。
ＺＯ〜ＮＲＺ７をセレクタ回路８に出力すると共に、ラ
ッチ回路５の上位２ビツト（すなわちパラレルデータＮ
ＲＺＯ〜ＮＲＺ７のうち最も遅れてシリアルパラレル変
換回路２に入力されたＮＲＺデータＤＮでなる）をラッ
チ回路７を介してセレクタ回路８に出力するようになさ
れている。
その結果、セレクタ回路８には、ラッチ回路５及び６で
ラッチされたシリアルデータＮＲＺＯ〜ＮＲＺ？及びそ
の１クロック周期前にラッチされたシリアルデータＮＲ
Ｚ６及びＮＲＺ７ （以下符号ＮＲＺ６ｘ及びＮＲＺ７
ｘを用いて表す）から構成される１０ビツトのシリアル
データＮＲＺ６ｘ−ＮＲＺ７が入力される。
ラッチされたシリアルデータＮＲＺＯ〜ＮＲＺ？及びそ
の１クロック周期前にラッチされたシリアルデータＮＲ
Ｚ６及びＮＲＺ７ （以下符号ＮＲＺ６ｘ及びＮＲＺ７
ｘを用いて表す）から構成される１０ビツトのシリアル
データＮＲＺ６ｘ−ＮＲＺ７が入力される。
第２図に示すように、セレクタ回路８は、セレクト信号
ＳＯ及び３１に応じて出力を切り換える４ビツトのデー
タセレクタ回路１Ｏ１１１，１２及び１３と、ＮＲＺデ
ータＤＮのクロック信号を２分周して得られる分周クロ
ック信号ＣＫ２のタイミングで動作するラッチ回路１４
で構成されている。
ＳＯ及び３１に応じて出力を切り換える４ビツトのデー
タセレクタ回路１Ｏ１１１，１２及び１３と、ＮＲＺデ
ータＤＮのクロック信号を２分周して得られる分周クロ
ック信号ＣＫ２のタイミングで動作するラッチ回路１４
で構成されている。
データセレクタ回路１０の入力端ＡＯ１ＢＯ２ＣＯ及び
ＤＯには、それぞれシリアルデータＮＲＺ６ｘ、ＮＲＺ
Ｏ１ＮＲＺ２及びＮＲＺ４が人力され、データセレクタ
回路１１の入力端Ａ１、Ｂ１、ＣＩ及びＤｌには、それ
ぞれシリアルデータＮＲＺ７ ｘ、ＮＲＺｌ、ＮＲＺ３
及びＮＲＺ５が、データセレクタ回路１２及び１３の入
力端Ａ２、Ｂ２、Ｃ２、Ｂ２及びＡ３、Ｂ３、Ｃ３、Ｂ
３には、それぞれシリアルデータＮＲＺＯ１ＮＲＺ２、
ＮＲＺ４、ＮＲＺ６及びＮＲＺＩ、ＮＲＺ３、ＮＲＺ５
及びＮＲＺ７が入力される。
ＤＯには、それぞれシリアルデータＮＲＺ６ｘ、ＮＲＺ
Ｏ１ＮＲＺ２及びＮＲＺ４が人力され、データセレクタ
回路１１の入力端Ａ１、Ｂ１、ＣＩ及びＤｌには、それ
ぞれシリアルデータＮＲＺ７ ｘ、ＮＲＺｌ、ＮＲＺ３
及びＮＲＺ５が、データセレクタ回路１２及び１３の入
力端Ａ２、Ｂ２、Ｃ２、Ｂ２及びＡ３、Ｂ３、Ｃ３、Ｂ
３には、それぞれシリアルデータＮＲＺＯ１ＮＲＺ２、
ＮＲＺ４、ＮＲＺ６及びＮＲＺＩ、ＮＲＺ３、ＮＲＺ５
及びＮＲＺ７が入力される。
従ってデータセレクタ回路１Ｏ１１２及び１３の出力デ
ータＸ１〜Ｘ４をラッチ回路１４を介して出力すること
により、第３図に示すように、シリアルデータＮＲＺ６
ｘ−ＮＲＺ７から、分周信号ＣＫ２の立ち上りのタイミ
ングで順次２ビツトずつシフトして前後のクロック周期
で得られるセレクトデータとそれぞれ２ビツトずつ重複
した４ビツトのパラレルデータで構成されたセレクトデ
ータＱ Ｒ−１、Ｑａ 、ＱＲ４１、ＱＢ＊ｔを得るこ
とができる。
ータＸ１〜Ｘ４をラッチ回路１４を介して出力すること
により、第３図に示すように、シリアルデータＮＲＺ６
ｘ−ＮＲＺ７から、分周信号ＣＫ２の立ち上りのタイミ
ングで順次２ビツトずつシフトして前後のクロック周期
で得られるセレクトデータとそれぞれ２ビツトずつ重複
した４ビツトのパラレルデータで構成されたセレクトデ
ータＱ Ｒ−１、Ｑａ 、ＱＲ４１、ＱＢ＊ｔを得るこ
とができる。
従って、シリアルパラレル変換回路２、データラッチ回
路４及びセレクタ回路８は、ＮＲＺデータＤＮを、２ビ
ツトずつシフトして前後のクロック周期で出力されるパ
ラレルデータと、所定ビットだけ重複したデータを有す
るパラレルデータＱ １１−１ 、Ｑａ 、Ｑａ＊を及
びＣ３，オに変換する変換回路として動作する。
路４及びセレクタ回路８は、ＮＲＺデータＤＮを、２ビ
ツトずつシフトして前後のクロック周期で出力されるパ
ラレルデータと、所定ビットだけ重複したデータを有す
るパラレルデータＱ １１−１ 、Ｑａ 、Ｑａ＊を及
びＣ３，オに変換する変換回路として動作する。
この実施例の場合、当該セレクトデータＱＲ−１、Ｑ
Ｒｓ Ｑ、、Ｉｓ Ｇｌｙｌ＋２を参照して、同時並列
的にセレクトデータＱ７及びＣ７＋、を処理してセレク
トデータＱ、及びＣ７０，に対応するＭ”ＦＭデータＤ
ＭＭを形成する。
Ｒｓ Ｑ、、Ｉｓ Ｇｌｙｌ＋２を参照して、同時並列
的にセレクトデータＱ７及びＣ７＋、を処理してセレク
トデータＱ、及びＣ７０，に対応するＭ”ＦＭデータＤ
ＭＭを形成する。
このためセレクトデータＱ、％−（、Ｑｌｌ 、Ｑ、。
及びＱ□８をＣパターン検出回路１６及びエンコーダ検
出回路１７に出力する。
出回路１７に出力する。
Ｃパターン検出回路１６は、順次出力されるセレクトデ
ータＱ、、〜Ｑ□意に基づいてセレクトデータＱ、及び
Ｑ□１がＮＲＺデータＤＮのＣパターンの最後の論理レ
ベルが論理「１」のデータに対応するセレクトデータか
否か（すなわち第３の条件に該当するか否か）を検出し
、当該検出結果をそれぞれシリアルデータＱ、％及びＱ
□１に対応してＣパターン検出情報Ｃ７及びＣ６＊１と
してエンコーダ回路１７に出力する。
ータＱ、、〜Ｑ□意に基づいてセレクトデータＱ、及び
Ｑ□１がＮＲＺデータＤＮのＣパターンの最後の論理レ
ベルが論理「１」のデータに対応するセレクトデータか
否か（すなわち第３の条件に該当するか否か）を検出し
、当該検出結果をそれぞれシリアルデータＱ、％及びＱ
□１に対応してＣパターン検出情報Ｃ７及びＣ６＊１と
してエンコーダ回路１７に出力する。
このため第４図に示すように、Ｃパターン検出回路１６
においては、分周クロック信号ＣＫ２のタイミングで動
作するＪＫフリップフロップ回路で構成されたカウンタ
回路２０及び２１を用いて、順次セレクトデータＱ、及
びＣ７，、の論理「１」及び論理ｒＱＪのデータの数を
カウントする。
においては、分周クロック信号ＣＫ２のタイミングで動
作するＪＫフリップフロップ回路で構成されたカウンタ
回路２０及び２１を用いて、順次セレクトデータＱ、及
びＣ７，、の論理「１」及び論理ｒＱＪのデータの数を
カウントする。
すなわちカウンタ回路２０は、セレクトデータＱ７及び
Ｑ、ＩとセレクトデータＱ７のＣパターン検出情報Ｃ，
を３人力アンド回路２２を介して受けると共に、セレク
トデータＱ７．．及びセレクトデータＱ７のＣパターン
検出情報Ｃ７をオア回路２３を介して入力する。
Ｑ、ＩとセレクトデータＱ７のＣパターン検出情報Ｃ，
を３人力アンド回路２２を介して受けると共に、セレク
トデータＱ７．．及びセレクトデータＱ７のＣパターン
検出情報Ｃ７をオア回路２３を介して入力する。
さらに、セレクトデータＱ１１及びＱｎ、ＩのＣパター
ン検出情報Ｃ７及びＣ＃１１１１をそれぞれ受けるオア
回路２５及び２６にセレクトデータＱ７及びＱ、％や、
をイクスクルーシブオア回路２４を介して、入力する。
ン検出情報Ｃ７及びＣ＃１１１１をそれぞれ受けるオア
回路２５及び２６にセレクトデータＱ７及びＱ、％や、
をイクスクルーシブオア回路２４を介して、入力する。
カウンタ回路２１は、セレクトデータＱ□１のＣパター
ン検出情ｉｃ、、、及びオア回路２５の出力をオア回路
２７を介して受けると共にオア回路２６の出力及びセレ
クトデータＱ７のＣパターン検出情１１ｃ。をオア回路
２８を介して入力する。
ン検出情ｉｃ、、、及びオア回路２５の出力をオア回路
２７を介して受けると共にオア回路２６の出力及びセレ
クトデータＱ７のＣパターン検出情１１ｃ。をオア回路
２８を介して入力する。
従って第５図に示すようにカウンタ回路２０の非反転出
力端ｘｎ、Ｉは、Ｃパターン検出情報Ｃ１の論理レベル
が論理「１」のとき又はセレクトデータＱ。、Ｉの論理
レベルが論理「０」のとき、論理レベルが論理「０」に
セットされる。これに対してＣパターン検出情報Ｃ７の
論理レベルが論理「０」の場合は、セレクトデータＱ７
及びＱ□。
力端ｘｎ、Ｉは、Ｃパターン検出情報Ｃ１の論理レベル
が論理「１」のとき又はセレクトデータＱ。、Ｉの論理
レベルが論理「０」のとき、論理レベルが論理「０」に
セットされる。これに対してＣパターン検出情報Ｃ７の
論理レベルが論理「０」の場合は、セレクトデータＱ７
及びＱ□。
の論理レベルが論理「０」及び論理「１」のとき、論理
「１」にセットされ、セレクトデータＱ７及びＱ ｎ
＊ １の論理レベルが共に論理「１」のとき分周クロッ
ク信号ＣＫ２の１クロック周期前の論理レベルを維持す
る。
「１」にセットされ、セレクトデータＱ７及びＱ ｎ
＊ １の論理レベルが共に論理「１」のとき分周クロッ
ク信号ＣＫ２の１クロック周期前の論理レベルを維持す
る。
その結果カウンタ回路２０は、セレクトデータＱ、及び
Ｑｏや、の論理レベルが論理ｒＯＪになると、セレクト
データＱ７．１の論理レベルに基づいてセットされ、以
後再びセレクトデータＱｆｉ又はＣ７，１の論理レベル
が論理「０」になるまでの間、セレクトデータＱ□１が
論理「０」のセレクトデータＱ７及びＣ７，１が人力し
た後の偶数番目の論理「１」のデータか奇数番目の論理
「１」のデータかを表す２ビツトのカウント値を出力す
る。
Ｑｏや、の論理レベルが論理ｒＯＪになると、セレクト
データＱ７．１の論理レベルに基づいてセットされ、以
後再びセレクトデータＱｆｉ又はＣ７，１の論理レベル
が論理「０」になるまでの間、セレクトデータＱ□１が
論理「０」のセレクトデータＱ７及びＣ７，１が人力し
た後の偶数番目の論理「１」のデータか奇数番目の論理
「１」のデータかを表す２ビツトのカウント値を出力す
る。
すなわち、セレクトデータＱ Ｉ、＋ １が偶数番目の
論理「１」のデータの場合は（すなわち論理「１」のＮ
ＲＺデータＤＮが連続しセレクトデータＱ ｎ ＋ １
に対応するＮＲＺデータＤＮの論理レベルが論理「１」
に立ち上ったＮＲＺデータＤＮから偶数番目のデータの
場合）、論理レベルが論理「０」のカウント情１１ｘ□
、を得ることができる。
論理「１」のデータの場合は（すなわち論理「１」のＮ
ＲＺデータＤＮが連続しセレクトデータＱ ｎ ＋ １
に対応するＮＲＺデータＤＮの論理レベルが論理「１」
に立ち上ったＮＲＺデータＤＮから偶数番目のデータの
場合）、論理レベルが論理「０」のカウント情１１ｘ□
、を得ることができる。
かくして、当該カウント情報ｘ ｎ＋１の論理レベルが
論理「０」のとき、セレクトデータＱ、ｌ又はＣ７゜１
の論理レベルが論理「０」か否かを判断することにより
、セレクトデータＱ７．１に対応するＮＲＺデータＤＮ
の論理レベルが論理「１」の連続するＮＲＺデータＤＮ
の偶数番目の論理「１」のデータか否かを判断すること
ができる。
論理「０」のとき、セレクトデータＱ、ｌ又はＣ７゜１
の論理レベルが論理「０」か否かを判断することにより
、セレクトデータＱ７．１に対応するＮＲＺデータＤＮ
の論理レベルが論理「１」の連続するＮＲＺデータＤＮ
の偶数番目の論理「１」のデータか否かを判断すること
ができる。
これに対してセレクトデータＱ、、の論理レベルが論理
「１」の連続するＮＲＺデータＤＮの偶数番目のデータ
に対応する場合は、セレクトデータＱ７゜１は、当ｇｌ
ＲＺデータＤＮの奇数番目のデータ又は論理レベルが論
理「０」のデータに対応し、カウント情報ｘ７９．の論
理レベルが論理「ｌ」又は論理「０」になる。
「１」の連続するＮＲＺデータＤＮの偶数番目のデータ
に対応する場合は、セレクトデータＱ７゜１は、当ｇｌ
ＲＺデータＤＮの奇数番目のデータ又は論理レベルが論
理「０」のデータに対応し、カウント情報ｘ７９．の論
理レベルが論理「ｌ」又は論理「０」になる。
かくしてカウント情報ｘ１．．の論理レベルが論理ｒｌ
Ｊのとき、セレクトデータＱ１１の論理レベルが論理「
０」か否かを判断することにより、セレクトデータＱ１
１に対応するＮＲＺデータＤＮの論理レベルが論理ｒｌ
Ｊの連続するＮＲＺデータＤＮの偶数番目のデータか否
かを判断することができる。
Ｊのとき、セレクトデータＱ１１の論理レベルが論理「
０」か否かを判断することにより、セレクトデータＱ１
１に対応するＮＲＺデータＤＮの論理レベルが論理ｒｌ
Ｊの連続するＮＲＺデータＤＮの偶数番目のデータか否
かを判断することができる。
これに対して、第６図に示すように、カウンタ回路２１
の非反転出力ｙ１゜１は、セレクトデータＱ、、又はＣ
７゜１のＣパターン検出情報Ｃ７及びＣ１゜、の論理レ
ベルが論理「１」のとき、それぞれ論理レベルが論理「
０」又は論理「１」にセットされる。
の非反転出力ｙ１゜１は、セレクトデータＱ、、又はＣ
７゜１のＣパターン検出情報Ｃ７及びＣ１゜、の論理レ
ベルが論理「１」のとき、それぞれ論理レベルが論理「
０」又は論理「１」にセットされる。
これに対して、Ｃパターン検出情報Ｃ７及びＣ７゜、の
論理レベルが論理「０」の場合、セレクトデータＱ７又
はＱ ６ ＋ １の論理レベルが一敗しないとき、分周
クロック信号ＣＫ２の１クロック周期前の論理レベルを
反転させ、セレクトデータＱ７及びＱ Ｂ ＋ １の論
理レベルが一致したときだけ分周クロック信号ＣＫ２の
１クロック周期前の論理レベルを維持する。
論理レベルが論理「０」の場合、セレクトデータＱ７又
はＱ ６ ＋ １の論理レベルが一敗しないとき、分周
クロック信号ＣＫ２の１クロック周期前の論理レベルを
反転させ、セレクトデータＱ７及びＱ Ｂ ＋ １の論
理レベルが一致したときだけ分周クロック信号ＣＫ２の
１クロック周期前の論理レベルを維持する。
その結果、Ｃパターン検出情報Ｃ７の論理レベルが論理
「０」のとき、論理ｒＯＪにセットされたカウント情１
ｙｔｔ＋ｔは、分周クロック信号ＣＫ２のタイミングで
順次出力されるセレクトデータＱ７及びＣ７゜１の論理
レベルが論理ｒＯＪ又は論理「１」を続ける限りにおい
て、当該論理レベルを維持する。
「０」のとき、論理ｒＯＪにセットされたカウント情１
ｙｔｔ＋ｔは、分周クロック信号ＣＫ２のタイミングで
順次出力されるセレクトデータＱ７及びＣ７゜１の論理
レベルが論理ｒＯＪ又は論理「１」を続ける限りにおい
て、当該論理レベルを維持する。
これに対して、Ｃパターン検出情報Ｃ１゜、の論理レベ
ルが論理「１」になった場合は、カウント情報）’ ｌ
’ｌ＋１の論理レベルが論理「１」にセットされた後、
続くセレクトデータＱ７又はＣ７，１の論理レベルが論
理ｒＯＪのとき論理レベルが論理「０」に反転し、同じ
論理レベルのセレクトデータＱ７及びＱ□１が連続する
限り当該論理レベルを維持する。
ルが論理「１」になった場合は、カウント情報）’ ｌ
’ｌ＋１の論理レベルが論理「１」にセットされた後、
続くセレクトデータＱ７又はＣ７，１の論理レベルが論
理ｒＯＪのとき論理レベルが論理「０」に反転し、同じ
論理レベルのセレクトデータＱ７及びＱ□１が連続する
限り当該論理レベルを維持する。
その結果カウント情報ＸＩ％＋１１の論理レベルが論理
「１」の場合において、カウント情報ｙ７゜１の論理レ
ベルが論理「０」のときは、セレクトデータＱ ＠ ＊
Ｉに対応するＮＲＺデータＤＮが論理レベルが論理「
１」で連続する偶数番目のデータであることを確認する
ことができる。
「１」の場合において、カウント情報ｙ７゜１の論理レ
ベルが論理「０」のときは、セレクトデータＱ ＠ ＊
Ｉに対応するＮＲＺデータＤＮが論理レベルが論理「
１」で連続する偶数番目のデータであることを確認する
ことができる。
同様にカウント情報Ｘａ＋１の論理レベルが論理「０」
の場合において、カウント情報ｙ□、の論理レベルが論
理「０」の場合は、セレクトデータＱ７゜１に対応する
ＮＲＺデータＤＮが論理レベルが論理「１」で連続する
ＮＲＺデータＤＮの奇数番目のデータであることを検出
することができる。
の場合において、カウント情報ｙ□、の論理レベルが論
理「０」の場合は、セレクトデータＱ７゜１に対応する
ＮＲＺデータＤＮが論理レベルが論理「１」で連続する
ＮＲＺデータＤＮの奇数番目のデータであることを検出
することができる。
Ｃパターン検出回路１６は、カウンタ回路２０の反転出
力端から得られるカウント情報ｘ７．１の反転信号でな
るカウント情報ＤＣＩを、セレクトデータＱ１％、１及
びＱｌ、！を受ける３人力アンド回路３１及びセレクト
データＱ□１を受ける２人力アンド回路３０に受ける。
力端から得られるカウント情報ｘ７．１の反転信号でな
るカウント情報ＤＣＩを、セレクトデータＱ１％、１及
びＱｌ、！を受ける３人力アンド回路３１及びセレクト
データＱ□１を受ける２人力アンド回路３０に受ける。
さらにカウンタ回路２１からの反転出力端から得られる
カウント情報Ｙｎｕの反転信号でなるカウント情報ＤＣ
ＯをセレクトデータＱ６を受ける２人力アンド回路３２
に受ける。アンド回路３０及び３２の出力を２人力アン
ド回路３３を介してセレクトデータＱ７のＣパターン検
出情ｆ！ＩＣ，を得、これをアンド回路２２とオア回路
２３及び２８に出力すると共にエンコーダ回路１７に出
力する。
カウント情報Ｙｎｕの反転信号でなるカウント情報ＤＣ
ＯをセレクトデータＱ６を受ける２人力アンド回路３２
に受ける。アンド回路３０及び３２の出力を２人力アン
ド回路３３を介してセレクトデータＱ７のＣパターン検
出情ｆ！ＩＣ，を得、これをアンド回路２２とオア回路
２３及び２８に出力すると共にエンコーダ回路１７に出
力する。
同様にアンド回路３１及び３２の出力を２人力アンド回
路３４を介してセレクトデータＱ ｎ ＋ ｌのＣパタ
ーン検出情報Ｃイ。、を得、これをオア回路２６及び２
７とエンコーダ回路１７に出力する。
路３４を介してセレクトデータＱ ｎ ＋ ｌのＣパタ
ーン検出情報Ｃイ。、を得、これをオア回路２６及び２
７とエンコーダ回路１７に出力する。
従って第７図に示すようにＣパターン検出情報Ｃ７の論
理レベルは、カウント情報ＤＣ１及びＤＣ２の論理レベ
ルが論理「１」及び論理ｒＯＪ、セレクトデータＱ７及
びＣ７，、の論理レベルが論理「１」及び論理「０」の
とき論理「１」に立ち上がる。
理レベルは、カウント情報ＤＣ１及びＤＣ２の論理レベ
ルが論理「１」及び論理ｒＯＪ、セレクトデータＱ７及
びＣ７，、の論理レベルが論理「１」及び論理「０」の
とき論理「１」に立ち上がる。
これに対してセレクトデータＱＲ４ＬのＣパターン検出
情報Ｃ□、の論理レベルは、カウント情報ＤＣＩ及びＤ
Ｃ２とセレクトデータＱａ、Ｑａ＊＋及びＱ ｎ ＋
１の論理レベルが論理「０」、論理「ｌ」、論理「１」
及び論理「０」のとき論理「１」に立ち上がる。
情報Ｃ□、の論理レベルは、カウント情報ＤＣＩ及びＤ
Ｃ２とセレクトデータＱａ、Ｑａ＊＋及びＱ ｎ ＋
１の論理レベルが論理「０」、論理「ｌ」、論理「１」
及び論理「０」のとき論理「１」に立ち上がる。
このときアンド回路３０．３１及び３２に人力されるカ
ウント情報ＤＣＩ及びＤＣＯは、セレクトデータＱ、
、Ｑ、。１及びＱ、、に対してカウンタ回路２０及び２
１から出力される際に分周信号ＧＫ２の１クロック周期
だけ遅れて出力され、その結果第７図に示すようにシリ
アルデータＱ７、Ｑ Ｒ＋ １及びＱ ｎ ＊ ｔに対
応するｌクロック周期前のセレクトデータＱ７゜ｌ及び
Ｑ、や８寓のカウント情報を表すようになる。
ウント情報ＤＣＩ及びＤＣＯは、セレクトデータＱ、
、Ｑ、。１及びＱ、、に対してカウンタ回路２０及び２
１から出力される際に分周信号ＧＫ２の１クロック周期
だけ遅れて出力され、その結果第７図に示すようにシリ
アルデータＱ７、Ｑ Ｒ＋ １及びＱ ｎ ＊ ｔに対
応するｌクロック周期前のセレクトデータＱ７゜ｌ及び
Ｑ、や８寓のカウント情報を表すようになる。
従って当該カウント情報ＤＣＩ及びＤＣ２に基づいてセ
レクトデータＱ ａ ＊ １１１及びＣ７゜ＩＸに対応
するＮＲＺデータＤＮの論理レベルが論理「１」で連続
するＮＲＺデータＤＮの奇数番目か偶数番目かを確認す
ることができるので、当該カウント情報ＤＣ１及びＤＣ
２を用いて、Ｃパターン検出情報ＣＩＩ又はＣ＠ ＊
１の論理「１」を検出することによりセレクトデータＱ
、及びＱ Ｒ＋ ＩがＮＲＺデータＤＮの第３の条件（
すなわち論理レベルが論理「１」のデータが偶数個連続
した最後のＮＲＺデータ）に対応するデータか否かを確
認することができる。
レクトデータＱ ａ ＊ １１１及びＣ７゜ＩＸに対応
するＮＲＺデータＤＮの論理レベルが論理「１」で連続
するＮＲＺデータＤＮの奇数番目か偶数番目かを確認す
ることができるので、当該カウント情報ＤＣ１及びＤＣ
２を用いて、Ｃパターン検出情報ＣＩＩ又はＣ＠ ＊
１の論理「１」を検出することによりセレクトデータＱ
、及びＱ Ｒ＋ ＩがＮＲＺデータＤＮの第３の条件（
すなわち論理レベルが論理「１」のデータが偶数個連続
した最後のＮＲＺデータ）に対応するデータか否かを確
認することができる。
エンコーダ回路１７は、当該Ｃパターン検出回路１６か
ら出力されるＣパターン検出情報Ｃｆｉ又はＣ０Ｉを用
いてセレクトデータＱｎ−１ｓＱ＠、Ｑ ＊ ＋ １及
びＱ ＠ ｈ 諺を同時並列的に処理して、セレクトデ
ータＱ、Ｉ及びＱ １１ ＋ １に対応するＮＲＺデー
タＤＮをＭ”ＦＭデータに変調する際の論理レベルの立
ち上り及び立ち下りを表す反転情報ＴＦ、、ＴＣ，、Ｔ
Ｆ、、、及びＴＣ□、を形成する。
ら出力されるＣパターン検出情報Ｃｆｉ又はＣ０Ｉを用
いてセレクトデータＱｎ−１ｓＱ＠、Ｑ ＊ ＋ １及
びＱ ＠ ｈ 諺を同時並列的に処理して、セレクトデ
ータＱ、Ｉ及びＱ １１ ＋ １に対応するＮＲＺデー
タＤＮをＭ”ＦＭデータに変調する際の論理レベルの立
ち上り及び立ち下りを表す反転情報ＴＦ、、ＴＣ，、Ｔ
Ｆ、、、及びＴＣ□、を形成する。
すなわち第８図に示すように、セレクトデータＱ７−０
及びＣ７とセレクトデータＱ、及びＣパターン検出情報
Ｃ７をそれぞれ２人カアンド回路４０及び４１を介して
、分周クロック信号ＣＫ２のタイミングで動作する４ビ
ツトのＪＫフリップフロップ回路で構成されたゲート回
路４２の２ビツトの入力端にそれぞれ受け、セレクトデ
ータＱ７に対応する反転情報ＴＦ、及びＴＣ，を得る。
及びＣ７とセレクトデータＱ、及びＣパターン検出情報
Ｃ７をそれぞれ２人カアンド回路４０及び４１を介して
、分周クロック信号ＣＫ２のタイミングで動作する４ビ
ツトのＪＫフリップフロップ回路で構成されたゲート回
路４２の２ビツトの入力端にそれぞれ受け、セレクトデ
ータＱ７に対応する反転情報ＴＦ、及びＴＣ，を得る。
その結果第９図に示すように、セレクトデータＱ７の論
理レベルが論理ｒＯＪのとき、セレクトデータＱｎ、、
、の論理レベルが論理「０」ならばセレクトデータＱ、
１に対応するＭ”ＦＭデータＤＭＭの１クロック周期の
立ち上りのタイミングで論理レベルが反転することを表
す前エツジ反転情報ＴＦ、及び１クロック周期の中間の
時点で論理レベルが反転することを表す中央反転情報Ｔ
Ｃ，，のうち、前エツジ反転情報ＴＦ、、の論理レベル
が論理「１」に立ち上がる。
理レベルが論理ｒＯＪのとき、セレクトデータＱｎ、、
、の論理レベルが論理「０」ならばセレクトデータＱ、
１に対応するＭ”ＦＭデータＤＭＭの１クロック周期の
立ち上りのタイミングで論理レベルが反転することを表
す前エツジ反転情報ＴＦ、及び１クロック周期の中間の
時点で論理レベルが反転することを表す中央反転情報Ｔ
Ｃ，，のうち、前エツジ反転情報ＴＦ、、の論理レベル
が論理「１」に立ち上がる。
このことは、セレクトデータＱｆｌに対応するＮＲＺデ
ータに続くデータが、論理「０」のデータであり、Ｍ”
ＦＭデータＤＭＭに変換する際の第１の条件に該当して
クロック信号ＣＫの立ち上りのタイミングで対応するＭ
”ＦＭデータＤＭＭの論理レベルが反転することを表す
前エツジ反転情報ＴＦ、が得られたことを意味する。
ータに続くデータが、論理「０」のデータであり、Ｍ”
ＦＭデータＤＭＭに変換する際の第１の条件に該当して
クロック信号ＣＫの立ち上りのタイミングで対応するＭ
”ＦＭデータＤＭＭの論理レベルが反転することを表す
前エツジ反転情報ＴＦ、が得られたことを意味する。
これに対してセレクトデータＱ、、及びＱ、１の論理レ
ベルが論理「１」及び論理「０」のときは、論理レベル
が論理「０」の反転情ｉＴＦ、及びＴＣ，、が得られる
。
ベルが論理「１」及び論理「０」のときは、論理レベル
が論理「０」の反転情ｉＴＦ、及びＴＣ，、が得られる
。
このことは、セレクトデータＱ、に対応するＮＲＺデー
タＤＮの論理レベルが論理「０」で、１つ前のＮＲＺデ
ータＤＮの論理レベルが論理「１」の場合で、第１、第
２及び第３の条件のいずれにも８亥当しない場合であり
、セレクトデータＱｆｉに対応するＭ”ＦＭデータＤＭ
Ｍの論理レベルが反転しないことを意味する。
タＤＮの論理レベルが論理「０」で、１つ前のＮＲＺデ
ータＤＮの論理レベルが論理「１」の場合で、第１、第
２及び第３の条件のいずれにも８亥当しない場合であり
、セレクトデータＱｆｉに対応するＭ”ＦＭデータＤＭ
Ｍの論理レベルが反転しないことを意味する。
一方、セレクトデータＱｆｉ−１及びＱ、、の論理レベ
ルが論理「０」及び論理「１」のときは、中央反転情報
ＴＣ，の論理レベルが論理「１」に立ち上がる。
ルが論理「０」及び論理「１」のときは、中央反転情報
ＴＣ，の論理レベルが論理「１」に立ち上がる。
このことは、セレクトデータＱ７に対応するＮＲＺデー
タＤＮの論理レベルが論理ｒｌＪのデータで、■クロッ
ク周期前のデータの論理レベルが論理「０」の場合で、
第２の条件に該当してクロック信号ＣＫの立ち下りのタ
イミングで対応するＭ”ＦＭデータＤＭＭの論理レベル
が反転することを表す中央反転情報ＴＣ，が得られたこ
とを意味する。
タＤＮの論理レベルが論理ｒｌＪのデータで、■クロッ
ク周期前のデータの論理レベルが論理「０」の場合で、
第２の条件に該当してクロック信号ＣＫの立ち下りのタ
イミングで対応するＭ”ＦＭデータＤＭＭの論理レベル
が反転することを表す中央反転情報ＴＣ，が得られたこ
とを意味する。
これに対してＣパターン検出情報Ｃ，１の論理レベルが
論Ｆ１ ｒ ＯＪで、セレクトデータＱ、−１及びＱ、
の論理レベルが論理「１」のときは、中央反転情報ＴＣ
，の論理レベルが論理ｒｌＪに立ち上がる。
論Ｆ１ ｒ ＯＪで、セレクトデータＱ、−１及びＱ、
の論理レベルが論理「１」のときは、中央反転情報ＴＣ
，の論理レベルが論理ｒｌＪに立ち上がる。
このことは、セレクトデータＱ１に対応するＮＲＺデー
タＤＮが、論理レベルが論理「１」で連続するＮＲＺデ
ータの途中の論理レベルが論理「１」のデータの場合で
、第２の条件に対応して、クロック信号ＣＫの立ち下り
のタイミングで対応するＭ”ＦＭデータＤＭＭの論理レ
ベルが反転することを表す中央反転情報ＴＣ，が得られ
たことになる。
タＤＮが、論理レベルが論理「１」で連続するＮＲＺデ
ータの途中の論理レベルが論理「１」のデータの場合で
、第２の条件に対応して、クロック信号ＣＫの立ち下り
のタイミングで対応するＭ”ＦＭデータＤＭＭの論理レ
ベルが反転することを表す中央反転情報ＴＣ，が得られ
たことになる。
これに対しＣパターン検出情報Ｃ７の論理レベルが論理
「１」に立ち上った場合は、論理レベルが論理「０」の
反転情報ＴＦ、及びＴＣ，が得られる。
「１」に立ち上った場合は、論理レベルが論理「０」の
反転情報ＴＦ、及びＴＣ，が得られる。
このことはセレクトデータＱ７に対応するＮＲＺデータ
ＤＮが、Ｃパターンの最後の論理レベルが論理「１」の
ＮＲＺデータＤＮの場合で、ＭｔＦＭデータＤＭＭに変
換する際の第３の条件に該当し、セレクトデータＱ７に
対応するＭ”ＦＭデータＤＭＭの論理レベルが反転しな
いことを意味する。
ＤＮが、Ｃパターンの最後の論理レベルが論理「１」の
ＮＲＺデータＤＮの場合で、ＭｔＦＭデータＤＭＭに変
換する際の第３の条件に該当し、セレクトデータＱ７に
対応するＭ”ＦＭデータＤＭＭの論理レベルが反転しな
いことを意味する。
さらにエンコーダ回路１７は、セレクトデータＱ７及び
Ｑｏ、とセレクトデータＱ７゜１及びＣパターン検出情
報Ｃ１１１１をそれぞれ２人力アンド回路４３及び４４
を介してゲート回路４２の残りの２ビツトのＪＫフリッ
プフロップ回路に受け、セレクトデータＱ７．１に対応
する反転情報ＴＦ、、。
Ｑｏ、とセレクトデータＱ７゜１及びＣパターン検出情
報Ｃ１１１１をそれぞれ２人力アンド回路４３及び４４
を介してゲート回路４２の残りの２ビツトのＪＫフリッ
プフロップ回路に受け、セレクトデータＱ７．１に対応
する反転情報ＴＦ、、。
及びＴＣ，、や、を得る。
すなわち第１０図に示すように、セレクトデータＱ１の
場合と同様にＮＲＺデータＤＮをＭ” ＦＭデータＤＭ
Ｍに変換するための、セレクトデータＱ ＩＩ ＋ １
に対応するＭ”ＦＭデータＤＭＭの反転情報ＴＦ、、、
及びＴＣ，、、を形成し、セレクトデータＱ、に対応す
るＭ” ＦＭデータＤＭＭの反転情報ＴＦ、及びＴＣ，
と共にデータ変換回路５０に出力する。
場合と同様にＮＲＺデータＤＮをＭ” ＦＭデータＤＭ
Ｍに変換するための、セレクトデータＱ ＩＩ ＋ １
に対応するＭ”ＦＭデータＤＭＭの反転情報ＴＦ、、、
及びＴＣ，、、を形成し、セレクトデータＱ、に対応す
るＭ” ＦＭデータＤＭＭの反転情報ＴＦ、及びＴＣ，
と共にデータ変換回路５０に出力する。
データ変換回路５０は、第１１図に示すように反転情報
ＴＦ、 、ＴＦ、、、 、ＴＣ，及びＴＣ，、。
ＴＦ、 、ＴＦ、、、 、ＴＣ，及びＴＣ，、。
を同時並列的に処理してセレクトデータＱ１及びＱｌ、
に対応するＭ” ＦＭデータＤＭＭの１クロック周期の
前半部分及び後半部分の論理レベルを表すデータ（以下
パラレルＭ” ＦＭデータと呼ぶ’） Ｍ、１、Ｍ、２
、Ｍ−＋１．Ｍ−、＋２を形成する。
に対応するＭ” ＦＭデータＤＭＭの１クロック周期の
前半部分及び後半部分の論理レベルを表すデータ（以下
パラレルＭ” ＦＭデータと呼ぶ’） Ｍ、１、Ｍ、２
、Ｍ−＋１．Ｍ−、＋２を形成する。
すなわちデータ変換回路５０は、分周クロック信号ＣＫ
２のタイミングで動作する４つのＪＫフリップフロップ
回路でそれぞれ構成されたゲート回路５１及び５２を有
し、セレクトデータＱ、に基づいて形成された反転情報
ＴＦ、及びＴＣ，のうち前エツジ反転情ＭＴＦ、をゲー
ト回路５１の第１のＪＫフリップフロップ回路に受ける
と共に、前エツジ反転情報ＴＦ、及び中央反転情［ＴＣ
。
２のタイミングで動作する４つのＪＫフリップフロップ
回路でそれぞれ構成されたゲート回路５１及び５２を有
し、セレクトデータＱ、に基づいて形成された反転情報
ＴＦ、及びＴＣ，のうち前エツジ反転情ＭＴＦ、をゲー
ト回路５１の第１のＪＫフリップフロップ回路に受ける
と共に、前エツジ反転情報ＴＦ、及び中央反転情［ＴＣ
。
をイクスクルーシブオア回路５３を介してゲート回路５
１の第２のＪＫフリップフロップ回路に受ける。
１の第２のＪＫフリップフロップ回路に受ける。
さらにセレクトデータＱ ＠ ４１に基づいて形成され
た反転情報ＴＦ−＋及びＴＣ，、、のうち、前エツジ反
転情報ＴＦ、、、及びイクスクルーシブオア回路５３の
出力をイクスクルーシブオア回路５４を介してゲート回
路５１の第３のＪＫフリップフロップ回路に受けると共
に中央エツジ反転情報ＴＣ７，，をゲート回路５１の残
りの第４のＪＫフリップフロップ回路に受ける。
た反転情報ＴＦ−＋及びＴＣ，、、のうち、前エツジ反
転情報ＴＦ、、、及びイクスクルーシブオア回路５３の
出力をイクスクルーシブオア回路５４を介してゲート回
路５１の第３のＪＫフリップフロップ回路に受けると共
に中央エツジ反転情報ＴＣ７，，をゲート回路５１の残
りの第４のＪＫフリップフロップ回路に受ける。
さらにゲート回路５１の第３及び第４のＪＫフリップフ
ロップ回路の出力をイクスクルーシブオア回路５４を介
して出力する。
ロップ回路の出力をイクスクルーシブオア回路５４を介
して出力する。
その結果、セレクトデータＱ、ｌに基づいて形成された
前エツジ反転情報ＴＦ、の論理レベルに応じて変化する
出力データを第１のＪＫフリップフロップ回路を介して
得ることができると共に、第１のＪＫフリップフロップ
回路の出力の論理レベルに対して、中央エツジ反転情ｌ
！！Ｔｃ、に基づいて論理レベルが変化する第２のＪＫ
フリップフロップ回路の出力を得ることができる。
前エツジ反転情報ＴＦ、の論理レベルに応じて変化する
出力データを第１のＪＫフリップフロップ回路を介して
得ることができると共に、第１のＪＫフリップフロップ
回路の出力の論理レベルに対して、中央エツジ反転情ｌ
！！Ｔｃ、に基づいて論理レベルが変化する第２のＪＫ
フリップフロップ回路の出力を得ることができる。
さらに、当該第２のＪＫフリップフロップ回路の出力に
対して、続くセレクトデータＱ。、ｌの前エツジ反転情
報ＴＦ、、、に基づいて論理レベルが変化する第３のＪ
Ｋフリップフロップ回路の出力を得ると共に、当該第３
のＪＫフリップフロップ回路の出力に対して、セレクト
データＱ。、Ｉの中央反転悄ｆｌＴｃ、、、に基づいて
論理レベルか変化するイクスクルーシプオア回路５４の
出力を得ることができる。
対して、続くセレクトデータＱ。、ｌの前エツジ反転情
報ＴＦ、、、に基づいて論理レベルが変化する第３のＪ
Ｋフリップフロップ回路の出力を得ると共に、当該第３
のＪＫフリップフロップ回路の出力に対して、セレクト
データＱ。、Ｉの中央反転悄ｆｌＴｃ、、、に基づいて
論理レベルか変化するイクスクルーシプオア回路５４の
出力を得ることができる。
ゲート回路５２は、ゲート回路５１の第１、第２及び第
３のＪＫフリップフロップ回路の出力と、イクスクルー
シブオア回路５５の出力をそれぞれ、ゲート回路５２の
第４のＪＫフリップフロップ回路の出力を一端に人力す
るイクスクルーシブオア回路５６．５７．５８．５９を
介して、第１、第２、第３及び第４のＪＫフリップフロ
ップ回路に受け、第１、第２、第３及び第４のＪＫフリ
ップフロップ回路の出力をパラレルＭ”ＦＭデータＭ、
１、Ｍ、２、Ｍ −１１及びＭ −＋ ２としてパラレ
ルシリアル変換回路３に出力する。
３のＪＫフリップフロップ回路の出力と、イクスクルー
シブオア回路５５の出力をそれぞれ、ゲート回路５２の
第４のＪＫフリップフロップ回路の出力を一端に人力す
るイクスクルーシブオア回路５６．５７．５８．５９を
介して、第１、第２、第３及び第４のＪＫフリップフロ
ップ回路に受け、第１、第２、第３及び第４のＪＫフリ
ップフロップ回路の出力をパラレルＭ”ＦＭデータＭ、
１、Ｍ、２、Ｍ −１１及びＭ −＋ ２としてパラレ
ルシリアル変換回路３に出力する。
その結果パラレルＭ”ＦＭデータＭいＬ Ｍ、２、Ｍ
ａ −１１及びＭ。、１２は、１クロック周期前に第４
のＪＫフリップフロップ回路から出力されたパラレルＭ
” ＦＭデータＭ＠、、２の論理レベルに対して、それ
ぞれゲート回路５１の第１％第２及び第３のＪＫフリッ
プフロップ回路の出力とゲート回路５４の出力に基づい
て論理レベルが反転する。
ａ −１１及びＭ。、１２は、１クロック周期前に第４
のＪＫフリップフロップ回路から出力されたパラレルＭ
” ＦＭデータＭ＠、、２の論理レベルに対して、それ
ぞれゲート回路５１の第１％第２及び第３のＪＫフリッ
プフロップ回路の出力とゲート回路５４の出力に基づい
て論理レベルが反転する。
かくするにつき、ＮＲＺデータＤＮをＭ”ＦＭデータＤ
ＭＭに変換する第１、第２及び第３の条件に応じて、変
換されて、かつｌクロック周期を前半部分及び後半部分
に分割して２ビツトのＭ８ＦＭデータＤＭＭを４ビツト
で表わしたパラレルＭＩＦＭデータＭ、１、Ｍ、２、Ｍ
−＋ １及びＭ −＋ ２が、ＮＲＺデータＤＮのク
ロック信号ＣＫの１／２のクロック周波数の分周クロッ
ク信号ＣＫ２のタイミングで出力される。
ＭＭに変換する第１、第２及び第３の条件に応じて、変
換されて、かつｌクロック周期を前半部分及び後半部分
に分割して２ビツトのＭ８ＦＭデータＤＭＭを４ビツト
で表わしたパラレルＭＩＦＭデータＭ、１、Ｍ、２、Ｍ
−＋ １及びＭ −＋ ２が、ＮＲＺデータＤＮのク
ロック信号ＣＫの１／２のクロック周波数の分周クロッ
ク信号ＣＫ２のタイミングで出力される。
従って、Ｃパターン検出回路１６、エンコーダ回路１７
、データ変換回路５０は、セレクトデータＱ、−１及び
Ｑｌ、８を参照して、セレクトデータＱ、１及びＱ Ｒ
４１を所定のＭ”ＦＭ方式のパラレルデータに変換する
コード変換回路として動作する。
、データ変換回路５０は、セレクトデータＱ、−１及び
Ｑｌ、８を参照して、セレクトデータＱ、１及びＱ Ｒ
４１を所定のＭ”ＦＭ方式のパラレルデータに変換する
コード変換回路として動作する。
パラレルシリアル変換回路３は、分周クロック信号ＣＫ
２のタイミングで当該パラレルＭ”ＦＭデータＭ、Ｌ
Ｍ、２、Ｍ、、、１及びＭ、、、２を読み込んだ後、Ｎ
ＲＺデータＤＮのクロック信号ＣＫの立ち上り及び立ち
下りのタイミングで順次パラレルＭ” ＦＭデータＭ、
ｌＬ Ｍ、２、Ｍ、１．．１及びＭ 、、−＋ ２をＭ
”ＦＭデータＤＭＭとして出力する。
２のタイミングで当該パラレルＭ”ＦＭデータＭ、Ｌ
Ｍ、２、Ｍ、、、１及びＭ、、、２を読み込んだ後、Ｎ
ＲＺデータＤＮのクロック信号ＣＫの立ち上り及び立ち
下りのタイミングで順次パラレルＭ” ＦＭデータＭ、
ｌＬ Ｍ、２、Ｍ、１．．１及びＭ 、、−＋ ２をＭ
”ＦＭデータＤＭＭとして出力する。
以上の構成において、ＮＲＺデータＤＮは、シリアルパ
ラレル変換回路２を介して順次８ピッＩ・ずつ切り出さ
れて、パラレルデータＮＲＺＯ−ＮＲＺ７としてラッチ
回路４を介してＮＲＺデータＤＮのクロック信号ＣＫを
８分周して得られるクロック信号ＣＫ８のタイミングで
セレクタ回路８に入力する。
ラレル変換回路２を介して順次８ピッＩ・ずつ切り出さ
れて、パラレルデータＮＲＺＯ−ＮＲＺ７としてラッチ
回路４を介してＮＲＺデータＤＮのクロック信号ＣＫを
８分周して得られるクロック信号ＣＫ８のタイミングで
セレクタ回路８に入力する。
セレクタ回路８においてパラレルデータＮＲＺＯ〜ＮＲ
Ｚ７は、セレクト信号ＳＯ及びＳｌに応じて２ビツトず
つシフトする４ビツトのセレクトデータＱ ｎ−１−、
Ｑｌｌ 、Ｑｎ＋１及びＱ、、に切り出されてクロック
信号ＣＫを２分周して得られる分周クロック信号ＣＫ２
のタイミングでＣパターン検出回路１６及びエンコーダ
回路１７に出力される。
Ｚ７は、セレクト信号ＳＯ及びＳｌに応じて２ビツトず
つシフトする４ビツトのセレクトデータＱ ｎ−１−、
Ｑｌｌ 、Ｑｎ＋１及びＱ、、に切り出されてクロック
信号ＣＫを２分周して得られる分周クロック信号ＣＫ２
のタイミングでＣパターン検出回路１６及びエンコーダ
回路１７に出力される。
Ｃパターン検出回路１６において、当該パラレルデータ
Ｑ ｎ−１、Ｑｌｌ 、Ｏｎ＋Ｉ及びＱ７．２の中央の
２ビツトＱｎ及びＱ ｎ ＋ １が、ＣパターンのＮＲ
ＺデータＤＮの最後の論理レベルが論理ｒｌＪに対応す
るデータか否かを検出し、当該検出結果に基づいてエン
コーダ回路１７において、パラレルデータＱ７及びＱ□
１の反転情報ＴＦ、 、ＴＣ，、ＴＦ、。１及びＴＣ，
。１が得られる。
Ｑ ｎ−１、Ｑｌｌ 、Ｏｎ＋Ｉ及びＱ７．２の中央の
２ビツトＱｎ及びＱ ｎ ＋ １が、ＣパターンのＮＲ
ＺデータＤＮの最後の論理レベルが論理ｒｌＪに対応す
るデータか否かを検出し、当該検出結果に基づいてエン
コーダ回路１７において、パラレルデータＱ７及びＱ□
１の反転情報ＴＦ、 、ＴＣ，、ＴＦ、。１及びＴＣ，
。１が得られる。
エンコーダ回路１７及びデータ変換回路５０において、
反転情報ＴＦ、、、ＴＣ，、ＴＦ、、、及びＴＣｏＩに
基づいて、対応する２ビツトのＭ” ＦＭデータＤＭＭ
を１クロック周期の前半部分及び後半部分の４ビツトに
分けてその論理レベルを表すパラレルＭ”ＦＭデータＭ
、Ｌ Ｍ、、２、Ｍ、、、、１及びＭ、、、Ｉ２を形成
し、パラレルシリアル変換回路３を介してＭ”ＦＭデー
タＤＭＭとして出力する。
反転情報ＴＦ、、、ＴＣ，、ＴＦ、、、及びＴＣｏＩに
基づいて、対応する２ビツトのＭ” ＦＭデータＤＭＭ
を１クロック周期の前半部分及び後半部分の４ビツトに
分けてその論理レベルを表すパラレルＭ”ＦＭデータＭ
、Ｌ Ｍ、、２、Ｍ、、、、１及びＭ、、、Ｉ２を形成
し、パラレルシリアル変換回路３を介してＭ”ＦＭデー
タＤＭＭとして出力する。
以上の構成によれば、シリアルデータでなるＮＲＺデー
タを一度パラレルデータに変換して同時並列的に処理し
てコード変換した後、再びシリアルデータに変換するこ
とにより、Ｍ”ＦＭデータを得ることができるので、パ
ラレルデータの処理回路においては、入力データのクロ
ック周期に対して、１／８及び１／２のクロック周期の
遅い処理速度でデータを処理することができる。
タを一度パラレルデータに変換して同時並列的に処理し
てコード変換した後、再びシリアルデータに変換するこ
とにより、Ｍ”ＦＭデータを得ることができるので、パ
ラレルデータの処理回路においては、入力データのクロ
ック周期に対して、１／８及び１／２のクロック周期の
遅い処理速度でデータを処理することができる。
実際上、デジタルＶＴＲにおいては、従来１６０（Ｍ
ｌｌｚ ）のクロック周波数が必要だったＰＡＬ、方式
のデータラッチ回路４は、クロック信号ＣＫ（この場合
、入力データのクロック周波数は、８０〔Ｍ ｔ（ｚ
）となる）の８分周のクロック信号ＣＫ８のタイミング
で動作すれば良く、このクロック周波数は、１０（ＭＨ
ｚ）程度の周波数になる。
ｌｌｚ ）のクロック周波数が必要だったＰＡＬ、方式
のデータラッチ回路４は、クロック信号ＣＫ（この場合
、入力データのクロック周波数は、８０〔Ｍ ｔ（ｚ
）となる）の８分周のクロック信号ＣＫ８のタイミング
で動作すれば良く、このクロック周波数は、１０（ＭＨ
ｚ）程度の周波数になる。
さらに分周クロック信号ＣＫ２のタイミングで動作する
セレクタ回路８、Ｃパターン検出回路１６、エンコーダ
回路１７及びデータ変換回路５０においては、クロック
周波数は４０（ＭＨｚ）になる。
セレクタ回路８、Ｃパターン検出回路１６、エンコーダ
回路１７及びデータ変換回路５０においては、クロック
周波数は４０（ＭＨｚ）になる。
従ってデジタルＶＴＲにおいては、処理速度の遅い論理
回路を用いてパラレル処理回路部分を構成することがで
き、従来ＥＣＬデジタル回路を用いてしか構成すること
ができなかった当該部分を例えばＣＭＯ３集積回路構成
にすることができる。
回路を用いてパラレル処理回路部分を構成することがで
き、従来ＥＣＬデジタル回路を用いてしか構成すること
ができなかった当該部分を例えばＣＭＯ３集積回路構成
にすることができる。
その結果消費電力を一段と低減することができるので、
パラレル処理回路部分全体を集積化した例えば、ＣＭＯ
３集積回路にすることができる。
パラレル処理回路部分全体を集積化した例えば、ＣＭＯ
３集積回路にすることができる。
かくするにつき全体として消費電力の少ない、かつ全体
として小型安価なデジタルＶＴＲを容易に得ることがで
きる。
として小型安価なデジタルＶＴＲを容易に得ることがで
きる。
なお上述の実施例においては、ＮＲＺデータを８ビツト
ずつ切り出して処理した場合について述べたが、本発明
はこれに限らず、例えば、１６ビツトずつ切り出すよう
にしても良い。
ずつ切り出して処理した場合について述べたが、本発明
はこれに限らず、例えば、１６ビツトずつ切り出すよう
にしても良い。
また、上述の実施例においては、８ビツトずつ切り出し
たパラレルデータから２ビツトずつシフトする、４ビツ
トのセレクトデータＱ、、 、Ｑ、１、Ｑ７＋１及びＱ
７．２を選択して、同時並列的に処理する場合について
述べたが、本発明はこれに限ら”ず、例えば２ビツトず
つシフトする６ビツトのセレフトデータを選択して４ビ
ット分のセレクトデータを同時並列的に処理するように
しても良い。
たパラレルデータから２ビツトずつシフトする、４ビツ
トのセレクトデータＱ、、 、Ｑ、１、Ｑ７＋１及びＱ
７．２を選択して、同時並列的に処理する場合について
述べたが、本発明はこれに限ら”ず、例えば２ビツトず
つシフトする６ビツトのセレフトデータを選択して４ビ
ット分のセレクトデータを同時並列的に処理するように
しても良い。
さらに上述の実施例においては、本発明をデジタルＶＴ
Ｒのデジタルパルス変調回路に適用した場合について述
べたが、本発明はこれに限らず、例えばＰ ＣＭ （ｐ
ｕｌｓｅ ｃｏｄｅ ｎ＋ｏｄｕｌａｔｌｏｎ ）変調
回路等に広く適用することができる。
Ｒのデジタルパルス変調回路に適用した場合について述
べたが、本発明はこれに限らず、例えばＰ ＣＭ （ｐ
ｕｌｓｅ ｃｏｄｅ ｎ＋ｏｄｕｌａｔｌｏｎ ）変調
回路等に広く適用することができる。
さらに上述の実施例においては、本発明をＭ２ＦＭ方式
のデジタルパルス変調回路に適用した場合について述べ
たが、本発明はこれに限らず、例えばＭＦＭ方式のデジ
タルパルス変調回路等広く適用することができる。
のデジタルパルス変調回路に適用した場合について述べ
たが、本発明はこれに限らず、例えばＭＦＭ方式のデジ
タルパルス変調回路等広く適用することができる。
Ｈ発明の効果
以上のように本発明によれば、順次人力するシリアルデ
ータを同時並列的に処理することができるので、繰り返
し周波数の高い入力データでも高速スイッチングの可能
な論理回路を用いなくても容易に変調することができる
。
ータを同時並列的に処理することができるので、繰り返
し周波数の高い入力データでも高速スイッチングの可能
な論理回路を用いなくても容易に変調することができる
。
かくするにつき全体として消費電力の少ない小型簡易な
構成のデジタルＶＴＲを容易に得ることができる。
構成のデジタルＶＴＲを容易に得ることができる。
第１図は本発明によるデジタルパルス変調回路の一実施
例を示すブロック図、第２図はそのデータラッチ回路及
びセレクタ回路を示すブロック図、第３図はその動作の
説明に供する図表、第４図はＣパターン検出回路を示す
ブロック図、第５図、第６図及び第７図はその動作の説
明に供する図表、第８図はエンコーダ回路を示すブロッ
ク図、第９図及び第１０図はその動作の説明に供する図
表、第１１図はデータ変換回路を示すブロック図、第１
２図及び第１３図は従来技術の説明に供する信号波形図
である。 ｌ・・・・・・デジタルパルス変調回路、２・・・・・
・シリアルハラレル変換回！、３・・・・・・パラレル
シリアル変換回路、４・・・・・・データラッチ回路、
８・・・・・・セレクタ回路、１６・・・・・・Ｃパタ
ーン検出回路、１７・・・・・・エンコーダ回路、５０
・・・・・・データ変換回路。 カウンタ回路２０ｔｒ’：真理ｉ厘表 第 ５８ カラ〉り回路２１／）真理イ直表 パターン、検出０跨０真理イ直衣 手 ７ ｇ エンコータ゛＠４ ４６図 え講回路力Ｘ運碩衣 第 ９ 図 麦鋪回外ＯＸ理イ直東 若 １０ 図 Ｘ データ変挨回井 午 １１ 図 箒 １３ 回
例を示すブロック図、第２図はそのデータラッチ回路及
びセレクタ回路を示すブロック図、第３図はその動作の
説明に供する図表、第４図はＣパターン検出回路を示す
ブロック図、第５図、第６図及び第７図はその動作の説
明に供する図表、第８図はエンコーダ回路を示すブロッ
ク図、第９図及び第１０図はその動作の説明に供する図
表、第１１図はデータ変換回路を示すブロック図、第１
２図及び第１３図は従来技術の説明に供する信号波形図
である。 ｌ・・・・・・デジタルパルス変調回路、２・・・・・
・シリアルハラレル変換回！、３・・・・・・パラレル
シリアル変換回路、４・・・・・・データラッチ回路、
８・・・・・・セレクタ回路、１６・・・・・・Ｃパタ
ーン検出回路、１７・・・・・・エンコーダ回路、５０
・・・・・・データ変換回路。 カウンタ回路２０ｔｒ’：真理ｉ厘表 第 ５８ カラ〉り回路２１／）真理イ直表 パターン、検出０跨０真理イ直衣 手 ７ ｇ エンコータ゛＠４ ４６図 え講回路力Ｘ運碩衣 第 ９ 図 麦鋪回外ＯＸ理イ直東 若 １０ 図 Ｘ データ変挨回井 午 １１ 図 箒 １３ 回
Claims (1)
- 【特許請求の範囲】 シリアルデータでなる入力データを受け、上記入力デー
タを所定のクロック周期で、所定ビットずつシフトした
パラレルデータに変換することにより、前後のクロック
周期で出力されるパラレルデータと所定ビットだけ重複
したデータを有するパラレルデータを出力する変換回路
と、 上記パラレルデータの上記所定ビットだけ重複したデー
タを参照して、上記パラレルデータを所定のパラレルデ
ータに変換するコード変換回路と、上記コード変換回路
を介して得られる上記パラレルデータをシリアルデータ
に変換するパラレルシリアル変換回路と を具えたことを特徴とするデジタルパルス変調回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311604A JP2545817B2 (ja) | 1986-12-27 | 1986-12-27 | デジタルパルス変調回路 |
| AT87311306T ATE103409T1 (de) | 1986-12-27 | 1987-12-22 | Geraet zur digitalen kodeumwandlung. |
| US07/136,368 US4954826A (en) | 1986-12-27 | 1987-12-22 | Digital code conversion apparatus |
| EP87311306A EP0273687B1 (en) | 1986-12-27 | 1987-12-22 | Digital code conversion apparatus |
| DE3789433T DE3789433T2 (de) | 1986-12-27 | 1987-12-22 | Gerät zur digitalen Kodeumwandlung. |
| AU82999/87A AU615172B2 (en) | 1986-12-27 | 1987-12-23 | Digital code conversion apparatus |
| CA000555376A CA1337572C (en) | 1986-12-27 | 1987-12-24 | Digital code conversion apparatus |
| KR1019870015054A KR950010213B1 (ko) | 1986-12-27 | 1987-12-28 | 디지탈 코드 변환 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311604A JP2545817B2 (ja) | 1986-12-27 | 1986-12-27 | デジタルパルス変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63166319A true JPS63166319A (ja) | 1988-07-09 |
| JP2545817B2 JP2545817B2 (ja) | 1996-10-23 |
Family
ID=18019247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311604A Expired - Fee Related JP2545817B2 (ja) | 1986-12-27 | 1986-12-27 | デジタルパルス変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545817B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180049A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311011A (en) * | 1976-07-14 | 1978-02-01 | Sperry Rand Corp | Method and device for coding or decoding binary degital data |
-
1986
- 1986-12-27 JP JP61311604A patent/JP2545817B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311011A (en) * | 1976-07-14 | 1978-02-01 | Sperry Rand Corp | Method and device for coding or decoding binary degital data |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180049A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545817B2 (ja) | 1996-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |