JPS63163946A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［６ｉ要］ データ転送装置であって、入出力制御装置！ｆ（ＩＯＣ
）内のバイトカウントレジスタを本来のデータ転送槌指
定の他にバッファメモリのアドレス指定にも用いるよう
にして回路の簡素化を図る。

［産業上の利用分野１ 本発明は中央処理系システムのデータ転送に関し、更に
詳しくはバス間のデータ転送速度の差を吸収するバッフ
ァメモリの制御方式に改良を加えたデータ転送装置に関
する。

中央処理系システムは、中央処即＠＠（ホスト）と複数
個の人出ｆノ装置（Ｉｌｏ）が接続されており、両者間
でデータの転送を行うようになっている。この種のシス
テムでは如何に効率よくデータ転送を行うかがｆｆ！要
となる。

〔従来の技術１ 第４図は従来のデータ転送装置の構成ブロック図である
。図において、１はＣＰＵ、２は主記憶Ｓｆｌ（ＭＭ）
で、これらはプロセッサバス３に接続されている。４は
プロセッサバス３と接続されたブヤネル制ｔｌｌＦｆ、
５はチャネルバス、６は該チャネルバス５と接続された
入出力制御装置（ｒＱＣ）である。６８は入出力制御Ｉ
装置６内に設けられたデータ一時格納用のバッフフッメ
モリである。

７は入出力！、ＩＩ　ｔｌｌｌ　Ｓｉｔ置装と接続され
た入出力装置（Ｉｌｏ＞である。

このように構成された装置において、１記憶装ｆｆ　２
１ｍと入出）Ｊ装置７間でデータ転送を高速に行う場合
、チャネルバス５と入出力制御装置６間のデータ転送速
度が異なるため、直接データ転送を行うことはできない
。そこで、図に示ずように入出力制御装置６内に例えば
入出力装置７からのデータを一時的に格納するバッファ
メモリ（ＢＭ＞６８＠設け、該バッフアメｔす６ａに格
納したデータをチャネルバス５→チヤネル制御装置４→
ブロセツリバスａを介して主記憶装置２に転送するよう
になっている。

第５図は入出力制御装ｗ１６の詳細°構成例を示す図で
ある。入出力！’ｉｉ置７（第４図参照）から入力され
てくるデータは入出力インターフェイス６ｂを介して、
内部バス６Ｃを経てＲＡＭ６ｄに格納される。Ｆ＜　Ａ
　Ｍ　６　ｄに格納されたデータは、今度はマイクロブ
ロセッ１ナユニット（以下Ｍ　ＰＬＪと略す）６ｅのト
ランスファ命令を用いてバッファメモリ６ａに転送され
る。この時、バッファメモリ６８に対するアドレスは、
内部バス６Ｃ→スイツチ６ｆを介してＭＰＵ６ｅからの
信号として与えられる。

バッファメモリ６ａへの全てのデータの転送が終了した
ら、今度は、内部バス６Ｃを切り離し、ダイレクトメモ
リアクセス（以下単にＤＭＡと略す）制御回路６ｇの制
御によるＤＭＡ転送を行う。

ＤＭＡ転送時のバッフアメ七り６ａに対するアドレス指
定は、アドレスカウントレジスタ（Ａ　ＣＲ＞６ｈによ
り行い、該アドレスカウントレジスタ６ｈの出力は、ス
イッチ６ｆを介してバッファメモリ６ａにアドレスとし
て与えられる。

バイトカウントレジスタ（ＢＣＲ）６ｉには初１＋ｌＪ
　ｌｉｄとしてバッファメモリ６ａの容量（バイト数）
がＭＰＵ６ｅより与えられ該バイトカウントレジスタ６
ｉはＤＭＡ制御回路６ｇと接続される。メモリアドレス
レジスタ（ＭＡＲ）６ｊからは主記憶装置２（第４図参
照）のアドレスデータが出りされる。バイトカウントレ
ジスタ６ｉの出力はバッフアメｔ・す６ａからデータが
ＤＭＡ転送されるＩｃびに減少し、メモリアドレスレジ
スタ６ｊの出力はデータがＤＭＡ転送されるＩこびに更
新（増大）される。以上の制御は、Ｄ　Ｍ　Ａ　ｉ制御
回路６ｇにより行われる。

［発明が解決しようとする問題点］ 従来のデータ転送装置は、バッファメモリ６ａのアドレ
スを指定するためにアドレス指定用レジスタ（ここでは
アドレスカウントレジスタ６ｈ）を設【ノでいる。この
ためハードの構成が複雑になっていた。

本発明はこのような点に鑑みでなされたものであって、
ハードの構成を簡略化したデータ転送装置を提供するこ
とを目的としている。

［問題点を解決するための手段１ 第１図は本発明の原理ブロック図である。第４図、第５
図と同一のものは同一の符号を付して示−４゜図におい
て、１０は入出力装置（ＩＯＣ）である。図より明らか
なように、ＤＭＡ転送時におけるバッファメモリ６ａへ
のアドレスは専用に設昏ノたアドレスカウントレジスタ
（第５図６ｈ参照）からではなくバイトカウントレジス
タ６ｉより与えられる。

〔作用］ このように構成された装置において、バッファメモリ６
８に格納されているデータをＤＭＡ転送する場合、バイ
トカウントレジスタ６ｉからバッファメモリ６ａに７ド
レスが与えられる。眞述したようにバイトカウントレジ
スタ６ｉには転送データ最の最大値が初１引値として与
えられ、データを転送するたびにその内容は漸減する。

従って、バッフ７メ［す６ａの内部もアドレスの大ぎい
方から読出され、チャネルバス５にのったデータはチャ
ネル制御装置４→ブ〔］セッサバス３を介して主記憶装
置２に転送される。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明に係る入出力制御装置１０の具体的構成
例を示１図である。第５図と同一のものは、同一の符号
を付して示ｔ、ＤＭＡデータ転送時におけるバッフ？メ
ｔす６ａのアドレスは、ＤＭ　Ａ　ＩＩＩ　Ｏｆｆ回路
６ｇによって制御されるバイトカウントレジスタ６ｉよ
り与えられている。このように構成された装置の動作を
説明捗れば、以下の通りである。

先ず、入出ｈｌｌｉＩＩ御＠置７から装力されたデータ
は、入出力インターフェイス６ｂを介してＭＰＵ６ｅの
制御によりＲＡＭ６ｄに送られ格納される。

ＲＡＭ６ｄに格納されたデータはＭＰＩＪ６ａにより読
出され、ＭＰＬＩｅｅ内の７キユムレータＡＣＣに−た
ん入り、その後内部バス６Ｃを介してバッファメモリ６
ａにトランスファ命令により格納される。第３回は入出
力装置７から主記憶装置２までのデータの流れを示１Ｊ
図である。ＲＡＭ６ｄのＯ番地からＮ？ｌ地にＤｏから
ＤＮまでのデータが格納されているものとする。

Ｍ、ＰＬＪ６ｅはそのアドレスレジスタＡＤＲからＲＡ
Ｍ６ｄにアドレスを与え、先ず、アドレスＯのデータＤ
ｏを読出してＡＣＣに入れ、その後バッフ７メｔ°す６
ａのＮ番地にデータＤｏを格納する。

この動作を繰返して、バッファメモリ６ａに第３図に示
すようにデータを格納する。＃１後のＯ＃地にはデータ
ＤＮが格納される。

次にバッファメモリ６ａに格納されたデータを主記憶＠
置２に転送する場合には、バッファメモリ６ａにバイト
・カウントレジスタ６ｉから漸減するアドレスを与えて
データを読出し、読出したデータをチャネルバス５にの
Ｕる。それと同時にメモリアドレスレジスタ６ｊから主
記憶装置２のアドレスを出クツしてチャネルバス５にの
せる。例えば、バイトカウントレジスタ６ｉからＮ番地
のアドレスを与えるとデータＤｏが読出される。同時に
メモリアドレスレジスタ６ｊからＯ番地のアドレスを与
える。この結果、第３図に示すように主記憶装置２のＯ
番地にデータＤｏが格納される。

以下同様の操作を繰返すと、主記憶装置２には第３図に
示すようにデータが順序よく格納される。

［発明の効果］ 以上詳細に説明したように、本発明によれば、バッフ７
メＥりの内容を主記憶装置に転送するに際し、バッファ
メモリのアドレスとして、データ転送社を指示するバイ
トカウントレジスタの出力を用いることによりハード構
成を簡略化したデータ転送装置を実現することができる
。本発明によれば、ハード構成が簡略化されるので、安
価な装置を実現１°ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明に係
る入出力ｉｌｌ　ｔａｌｌ装置の具体的構成例を示す図
、第３図はデータの転送状態を示を図、第４図従来装置
の構成ブロック図、第５図は従来の入出力制御＠置の具
体的構成例を示す図である。 第１図において、 ２は主記憶装置、 ３はプロセッサバス、 ４はヂャネル制御装置、 ５はチャネルバス ６ａはバッファメモリ、 ６ｉはバイトカウントレジスタ、 ７は入出力装置、 １０は入出力制御装置である。

Claims (1)

1. 【特許請求の範囲】 主記憶装置（２）と入出力装置（７）間のデータ転送を
   、チャネル制御装置（４）及びチャネルバス（５）と接
   続された入出力制御装置（１０）を介して高速で実行す
   るデータ転送装置において、チャネルバス（５）と入出
   力制御装置（１０）間データ転送速度差を吸収するバッ
   ファメモリ（６ａ）を入出力制御装置（１０）内に設け
   、 該バッファメモリ（６ａ）のアドレス指定をデータ転送
   量を指定するバイトカウントレジスタ（６ｉ）のカウン
   ト出力により行うように構成したことを特徴とするデー
   タ転送装置。