JPS63155345A - メモリチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔庄業止の利用分野〕 本発明はメモリチェック方式、特にＥＣＣ方式を採用し
たメモリのエラー原因の屏灯を容易とすることのできる
メモリチェック方式に関する。

〔従来の技術〕

従来、ｇｃｃ方式を採用したメモＵ！ＩｔＨ，簀込み情
報に誤り訂正符号発生回路で生放された誤り訂正符号を
付加して書込み、読出し時に読出し友誤り訂正符号の付
加された情報をチェックする誤り検出拳訂正回路を介し
て情報の誤ｖを訂正して出力するようになっている０こ
の場合、通常誤り訂正符号のビット数に実用的な見地か
ら定めていて、１ビツトのエラーに対しては訂正を行な
うが、２ビツト以上のエラーに対しては訂正全行なわず
アラーム信号を発生するに止めているものが多い。なお
上記の誤り検出・訂正回路でｏｐ、ｐ全検出しても、！
込み前にエラー金発生したものか、記憶中にエラーを起
したものかの判定が出来ないので、沓込み前の誤り訂正
符号の付刀口さｎた情報を別に設けた誤９検出回路によ
ってチェックし。

この段階で誤ｖ金恢出した場合にはそのアドレス？別の
メモリに記憶していて、読出し時にその１報も出力する
ものがある０ 〔発明が解決しようとする問題点〕 しかしながら、上述のメモリチェック方式に、書込み直
前の情報をチェックしていないものでは。

前記のごとくエラー１＆出しても記憶中のエラーか、曹
込み以前のエラーであるか切分けられず。

書込み直前の情報のチェックを行なっているものでｉｌ
、エラーアドレスのみを記憶しているので。

１ビツトのみのエラーであったか、２ビツト以上のエラ
ーがちっ友のか詳細なチェック結果を持つていないこと
と、複数のエラーアドレスを記憶している場合に、毎回
読出すアドレスと照合する必要があり５時間がか＼ると
か回路がａ雑になるとかの問題点ｔ−有している。

本発明の目的は誉込み面のチェック結果を詳細に記憶し
、読取り時に時間）！！！扛が少なくて簡易な回路によ
って、前記のチェック結果が出力されるメモリチェック
方式を提供することにある０〔問題点を解決する几めの
手段〕 不発明のメモリチェック方式Ｕ、ＥＣＣ方式を採用する
メモリにおいて、メモリへの書込み時に書込み情報音チ
ェックする誤り検出回路と、前記メモリと同一のアドレ
スを有して前記メモリの曹込みおよび絖出しのそれぞれ
に平行して前記ｆＡジ検出回路からのチェック結果の書
込みおよび読出しを行なうチェック結果メモリとを有し
て構成される０ 以上の構成により、例えばチェック結果メモリにアドレ
ス当り２ビットの記憶素子を有していれば、チェック結
果として少なくとも瞼９無し、１ビット誤りお工び２ビ
ット以上誤りの情報を記憶しておくことができ、ｆ込み
および読出し共に本体メモリと殆んど時間遅れなく実行
することができる。

〔実施例〕

以下、本発明の実施例について図面全診照して説明する
。

第１図は本発明の一実施例のブロック図で、誤り訂正符
号発生回路１と、データメモリ回路２と、誤り検出・訂
正囲路３と、−９検出回路４、チェック結果メモリ回路
５とをイｆして桐成さｎている。

誤り釘止符号発生回路ＩＫμデータメモリ回路１に曹込
まｎるデータビットを転送する１ど号触Ｌ１がデータメ
モリ回路１と並列に接続されていて。

データビットから誤り検出・訂正用の冗長ビットを生成
する０デ一タメモリ回路２はアドレスを転送する信号線
Ｌ２に接続されたアドレス回路２１全有していて、信号
ｉＬ１からのデータビットと、誤り訂正符号発生Ｌ！ｊ
路１から１吉号―Ｌ３全介して入力される冗長ビットと
を指定されたアドレスに記憶するメモリである０誤り検
出・訂正回路３はデータメモリ回路２から読出さｎｆｃ
テータビットと冗長ビットと金検食して、１ビツトのエ
ラーの場合は訂正し、２ビツト以上のエラーの場合にア
ラームを発生する回路で、データピットニ信号線Ｌｌａ
金介して、エラー検出情報、訂正清報およびアラーム情
報は信号ａＬＳを介して出力さｎる。

誤り検出回路４は信号４９　Ｌ　１と１８号線Ｌ３とに
惺絖さｎていて、データメモリ回路２に１・込ま汎る直
前のデータビットと冗長ビットとが人力さｎ。

誤り演出・訂正回路３に含まれる誤り検出と同一の誤り
検出回路を有し、エラー無し、１ビツトのエラー有りお
工ひ２ビツト以上のエラー有りを示す２ビットで構成さ
れ次チェック結果を信号線Ｌ４に出力する。チェック結
果メモリ回路５は信号線Ｌ２にアドレス回路２１と並列
に接続され、アドレス回路２１と同一アドレスを指定す
るアドレス回路５１を有していて、信号線Ｌ４からのチ
ェック結果の２ビツトヲ指定されたアドレスに記憶し。

読出し時は指定さｎたアドレスから記憶されているチェ
ック結果１［号ＨＬ　５　ａ　７！Ｉ−介して出力する
。

以下２本実施例の動作について説明奮進めると。

蹟ジ訂正符号発生回路１．データメモリ回路２および誤
り検出・訂正回路３によジ構放される部分は、従来のＥ
ＣＣ方式を採用したメモリチェック方式における構成と
同じで５本実施例においても従来と同じ動作を行なう。

そこで本実施例では書込み時に、信号線Ｌ１から入力さ
れるデータビットと信号線Ｌ３ｅ介して出力さｎる冗長
ビットとに、テータメそり回路１の指定さｎたアドレス
に記憶されると共に、誤り検出回路４に入力されてチェ
ックが行なわれる０ぞの結果、菩込み直前の信号として
唄りが無いか、１ビツトのエラーが有るか、２ビツト以
上のエラーが有るか予め定められた２ビツトの情報とし
て信号線Ｌ４を介して出力され、この２ビツトの情報が
チェック結果メモリ回路のデータメモリ回路１で指定さ
れ次アドレスと同じアドレスに記憶さｎる。このように
してデータメモリ回路１の何れのアドレスの記憶に対し
ても、その書込み＠―σのチェック結果がそｎぞｎチェ
ック結果メモリ回路５の同じアドレスに記憶されること
になる。次いでアドレスが指定されて、データメモリ回
路２から読出しが行なわれると、誤り検出・訂正回路３
により信号線Ｌｅａを介してデータビットが、信号、Ｎ
Ｌ５ｔ−介してエラー検出情報、訂正情報およびアラー
ム情報が出力されると同時に、チェック結果メモリ回路
５の同じアドレスから、その書込みｉ［Ｍのチェック結
果が信号＠Ｌ５ａを介して出力される。そこで信号線Ｌ
５からの出力と信号線Ｌ５ａからの出力とによって、誤
り情報が含まｎていた場合には、データメモリ回路１の
中で発生したエラーか、書込み削にエラーが含まれてい
たかが判定できる〇なお２以上の実施例においては、デ
ータメモリ回路２とチェック結果メモリ回路５とにそｎ
ぞｎ独立に設けられるものとしたが、チェック結果メモ
リ５のそれぞｎのアドレスに対応する記憶素子をデータ
メモリ回路２のそれぞれのアドレスに設て、アドレス回
路５１をアドレス回路２１により共用しても一回に拘わ
ない。

なお、ま−ｆＣ，％以上の実施例Ｉにおいてに、チェッ
ク結果メモリ回路はそｎぞｎのアドレスに２ビツトのチ
ェック結果を記憶するものとしたが、１ピツトとしてエ
ラー無しか、１ビツトのエラー泪９を記憶させるとか、
３ビツト以上とじでくに豊奮なチェック結果を記憶させ
ても一同に掬わない。

〔発明の効果〕

以上詳細に説明したとおり、本発明はＦＣＣ方式を採用
したメモリチェック方式において、データメモリ回路へ
の畳込み＠前の情報をチェックして、その結果ｔ−紀憶
しているので、データメモリ回路からの読出しにおいて
、従来に判定が出来ない書込み削の１ビツトエラーと２
ビツト以上のエラーとの区別ができ、誤り訂正符号発生
回路等の障害が早急に検出され、メモリ装置の保守を容
易にすると云う効果がある。

【図面の簡単な説明】

第１図に本発明の一実施例のブロック図である。

Claims (1)

【特許請求の範囲】
1. ＥＣＣ方式を採用するメモリにおいて、メモリへの書込
   み時に書込み情報をチェックする誤り検出回路と、前記
   メモリと同一のアドレスを有して前記メモリの書込みお
   よび読出しに平行して前記誤り検出回路からのチェック
   結果の書込みおよび読出しを行なうチェック結果メモリ
   とを有することを特徴とするメモリチェック方式。