JPS63148673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63148673A JPS63148673A JP61294901A JP29490186A JPS63148673A JP S63148673 A JPS63148673 A JP S63148673A JP 61294901 A JP61294901 A JP 61294901A JP 29490186 A JP29490186 A JP 29490186A JP S63148673 A JPS63148673 A JP S63148673A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＣＭＯＳ構造を有する半導体装置の製造方法
に関し、主として高密度集積回路の配線に使用されるも
のである。
に関し、主として高密度集積回路の配線に使用されるも
のである。
（従来の技術）
従来のＣＭＯＳ構造を有する半導体装置の配線工程を第
２図に示す。図中１はＮ型シリコン基板、２はＰウェル
層、３は素子分離用ＳｔＯ□膜、 ４ 、４’は！拡散
層で、 ＮＭＯＳＦＥＴのソースまたはドレイン、５．
５′はＰ 拡散層で、ＰＭＯＳＦＥＴのソースまたはド
レイン、６はポリシリコンゲート、７はＣＶＤ法によっ
て堆積し之ＳＩＯ□膜、８はＢＰＳＧ膜、９はＮ型Ｓ１
．１０はＳｉＯ□膜、１１はコンタクト孔、１２はＰ型
Ｓｌ、１３はＡｔ配線である。
２図に示す。図中１はＮ型シリコン基板、２はＰウェル
層、３は素子分離用ＳｔＯ□膜、 ４ 、４’は！拡散
層で、 ＮＭＯＳＦＥＴのソースまたはドレイン、５．
５′はＰ 拡散層で、ＰＭＯＳＦＥＴのソースまたはド
レイン、６はポリシリコンゲート、７はＣＶＤ法によっ
て堆積し之ＳＩＯ□膜、８はＢＰＳＧ膜、９はＮ型Ｓ１
．１０はＳｉＯ□膜、１１はコンタクト孔、１２はＰ型
Ｓｌ、１３はＡｔ配線である。
即ち第２図の従来のものは、ＣＭＯＳトランジスタのＮ
ＭＯＳ側コンタクト孔を選択気相成長法により、Ｎ型Ｓ
ｔ ９で埋め込んだあと、（第２図（ａ））このＳ１表
面を熱酸化により酸化膜１０で覆った。その後、ＰＭＯ
Ｓ側コンタクト孔１１を開孔し。
ＭＯＳ側コンタクト孔を選択気相成長法により、Ｎ型Ｓ
ｔ ９で埋め込んだあと、（第２図（ａ））このＳ１表
面を熱酸化により酸化膜１０で覆った。その後、ＰＭＯ
Ｓ側コンタクト孔１１を開孔し。
（第２図（ｂ））選択気相成長法を用いて、Ｐ型５ｉ１
２を埋め込み、前記酸化膜１０をエツチング除去した。
２を埋め込み、前記酸化膜１０をエツチング除去した。
その後、Ａｔ Ｚ ３をスパッタ法により堆積した。（
第２図（Ｃ）） （発明が解決しようとする問題点） 従来、上記のようにＣＭＯＳ構造を有する半導体装置の
配線工程においては、Ｓｔでコンタクト孔を埋める際に
は、 ＮＭＯＳ側コンタクトとＰＭＯＳ側コンタクトの
２度にわけて選択気相成長を用いた埋め込みを行なう必
要があシ、工程が非常に複雑になり、経費も高くついた
。
第２図（Ｃ）） （発明が解決しようとする問題点） 従来、上記のようにＣＭＯＳ構造を有する半導体装置の
配線工程においては、Ｓｔでコンタクト孔を埋める際に
は、 ＮＭＯＳ側コンタクトとＰＭＯＳ側コンタクトの
２度にわけて選択気相成長を用いた埋め込みを行なう必
要があシ、工程が非常に複雑になり、経費も高くついた
。
本発明は上記災情に鑑みてなされたもので、ＣＭＯＳ構
造を有する半導体装置の配線工程において、Ｓｔでコン
タクト孔を埋め込む際に、選択気相成長法を一度のみ用
いる。これにより、工程の簡略化及び経費の低減を可能
とすることを目的とする。
造を有する半導体装置の配線工程において、Ｓｔでコン
タクト孔を埋め込む際に、選択気相成長法を一度のみ用
いる。これにより、工程の簡略化及び経費の低減を可能
とすることを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明はＣＭＯ
Ｓ構造を有する半導体装置の配線工程において、コンタ
クト孔を選択気相成長法によジ、不純物を含まないＳｌ
で埋め込んだ後、第１導電Ｗ ＭＯＳ領域上を第１導電
型不純物を含むシリコン酸化膜で覆い、第２導電型ＭＯ
Ｓ領域上に第２導電屋不純物をイオン注入する。その後
熱処理を行なうことにより、第１導電型ＭＯＳ側及び第
２導電型ＭＯＳ側のコンタクト部において、前記埋め込
まれたＳｔ層を介して、上部配線層との電気的接続を得
る。つまシコンタクト孔を埋めるシリコンの選択気相成
長を１度（従来は２度）行なえばよいようにしたもので
ある。
Ｓ構造を有する半導体装置の配線工程において、コンタ
クト孔を選択気相成長法によジ、不純物を含まないＳｌ
で埋め込んだ後、第１導電Ｗ ＭＯＳ領域上を第１導電
型不純物を含むシリコン酸化膜で覆い、第２導電型ＭＯ
Ｓ領域上に第２導電屋不純物をイオン注入する。その後
熱処理を行なうことにより、第１導電型ＭＯＳ側及び第
２導電型ＭＯＳ側のコンタクト部において、前記埋め込
まれたＳｔ層を介して、上部配線層との電気的接続を得
る。つまシコンタクト孔を埋めるシリコンの選択気相成
長を１度（従来は２度）行なえばよいようにしたもので
ある。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程図であるが、これは第２図のものと
対応させた場合の例であるから。
図は同実施例の工程図であるが、これは第２図のものと
対応させた場合の例であるから。
対応個所には同一符号を付しである。即ちＮ型シリコン
基板１（例えば４Ω・α）にＰウェル２を形成し、コプ
ラナー法により素子分離領域３を形成する。次に、Ｎ基
板１中にＰチャネルＭＯＳＦＥＴを、Ｐウェル２中にＮ
チャネルＭＯＳＦＥＴをポリシリコンゲートセルファラ
インプロセスにより作製する。その後、ＣＶＤ法によ、
６ ｓｔｏ□７を例えば、３０００Ｘ堆積し、その上に
ＢＰＳＧ膜８を例えば７０００Ｘ堆積する。このＢＰＳ
Ｇ膜８表面をｐｏｃｚ。
基板１（例えば４Ω・α）にＰウェル２を形成し、コプ
ラナー法により素子分離領域３を形成する。次に、Ｎ基
板１中にＰチャネルＭＯＳＦＥＴを、Ｐウェル２中にＮ
チャネルＭＯＳＦＥＴをポリシリコンゲートセルファラ
インプロセスにより作製する。その後、ＣＶＤ法によ、
６ ｓｔｏ□７を例えば、３０００Ｘ堆積し、その上に
ＢＰＳＧ膜８を例えば７０００Ｘ堆積する。このＢＰＳ
Ｇ膜８表面をｐｏｃｚ。
雰囲気中で、例えば９５０℃で６０分アニールすること
により平坦化する。次にコンタクト孔１１を開孔し、（
第１図（ａ））この孔を例えばＨ２ガス１００ｔ／ｍｉ
ｎ、５ＩＨ２Ｃｔ２ガス４００ ｅｅ／ｍｉｎ 、ＨＣ
ｔガスＩｔ／ｍｉｎの流量、全圧力１００Ｔｏｒｒ、反
応室温度９００℃の条件下で、選択気相成長法により、
不純物を含まないＳｔ層９ａで埋める。この後ＮＭＯＳ
領域側領域面を例えば１００ＯＸのＰＳＧ膜１４で覆い
、Ｐ型不純物１５例えばメロンをイオン注入する。（第
１図（ｂ））その後９００℃、６０分程度の熱拡散を行
なった後、前記ＰＳＧ膜を剥離し、その後、Ａｔ膜をス
フ４ツタ法にて堆積し、パターニングしてＡｔ配線１３
を形成する。（第１図（Ｃ）） なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば選択気相成長後、ＰＭＯＳ領域上にＰ型不
純物を含んだシリコン酸化膜を堆積したのちに、ＮＭＯ
Ｓ領域上にＮ型不純物をイオン注入してもよい。
により平坦化する。次にコンタクト孔１１を開孔し、（
第１図（ａ））この孔を例えばＨ２ガス１００ｔ／ｍｉ
ｎ、５ＩＨ２Ｃｔ２ガス４００ ｅｅ／ｍｉｎ 、ＨＣ
ｔガスＩｔ／ｍｉｎの流量、全圧力１００Ｔｏｒｒ、反
応室温度９００℃の条件下で、選択気相成長法により、
不純物を含まないＳｔ層９ａで埋める。この後ＮＭＯＳ
領域側領域面を例えば１００ＯＸのＰＳＧ膜１４で覆い
、Ｐ型不純物１５例えばメロンをイオン注入する。（第
１図（ｂ））その後９００℃、６０分程度の熱拡散を行
なった後、前記ＰＳＧ膜を剥離し、その後、Ａｔ膜をス
フ４ツタ法にて堆積し、パターニングしてＡｔ配線１３
を形成する。（第１図（Ｃ）） なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば選択気相成長後、ＰＭＯＳ領域上にＰ型不
純物を含んだシリコン酸化膜を堆積したのちに、ＮＭＯ
Ｓ領域上にＮ型不純物をイオン注入してもよい。
［発明の効果コ
ＣＭＯＳ構造におけるコンタクト孔を、選択気相成長法
を用いて導電性シリコンで埋め込むためには、従来、Ｎ
ＭＯＳ側とＰＭＯＳ側の２度にわけた方法がとられてお
シ、工程が複雑になり経費も高くついた。本発明では、
埋め込み工程では不純物を含まないシリコンを選択気相
成長させるため、ＮＭＯＳ側とＰＭＯＳ側を同時に埋め
込むことが可能であり、工程の簡略化、経費削減に有効
である。
を用いて導電性シリコンで埋め込むためには、従来、Ｎ
ＭＯＳ側とＰＭＯＳ側の２度にわけた方法がとられてお
シ、工程が複雑になり経費も高くついた。本発明では、
埋め込み工程では不純物を含まないシリコンを選択気相
成長させるため、ＮＭＯＳ側とＰＭＯＳ側を同時に埋め
込むことが可能であり、工程の簡略化、経費削減に有効
である。
第１図は本発明の一実施例の工程図、第２図は従来装置
の工程図である。 １・・・Ｎｕシリコン基板、２・・・Ｐ−ウェル、３・
・・素子分離用５ＩＯ２膜、４．４′・・・Ｎ拡散層（
島り０８ＦＥＴのソースまたはドレイン）、５，５′・
・・Ｐ＋拡散層（ＰＭＯＳＦＥＴのソースまたはドレイ
ン）、６・・・ポリシリコンゲート、７・・・ＣＶＤ法
によって堆積したＳ１０□膜、ｇ−ＢＰＳＧ膜、９ ｍ
・・・シリコン層、１０・・・５ＩＯ２膜、１１・・
・コンタクト孔、１３・・・Ａｔ配線、１４・・・ＰＳ
Ｇ膜、１５・・・Ｐ型不純物。 出願人代理人 弁理士 鈴 江 武 彦第１図
の工程図である。 １・・・Ｎｕシリコン基板、２・・・Ｐ−ウェル、３・
・・素子分離用５ＩＯ２膜、４．４′・・・Ｎ拡散層（
島り０８ＦＥＴのソースまたはドレイン）、５，５′・
・・Ｐ＋拡散層（ＰＭＯＳＦＥＴのソースまたはドレイ
ン）、６・・・ポリシリコンゲート、７・・・ＣＶＤ法
によって堆積したＳ１０□膜、ｇ−ＢＰＳＧ膜、９ ｍ
・・・シリコン層、１０・・・５ＩＯ２膜、１１・・
・コンタクト孔、１３・・・Ａｔ配線、１４・・・ＰＳ
Ｇ膜、１５・・・Ｐ型不純物。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- ＣＭＯＳ構造を有する半導体装置の配線工程において、
半導体基板上の第１の絶縁膜にコンタクト孔を開孔し、
該コンタクト孔を選択気相成長によりシリコンで埋め込
んだ後、第１導電型ＭＯＳ領域上に第１導電型不純物を
含んだ第２の絶縁膜を設け、第２導電型ＭＯＳ領域上に
第２導電型不純物をイオン注入し、その後前記第２の絶
縁膜中の第１導電型不純物が前記第１導電型ＭＯＳ領域
上のコンタクト孔部分を埋め込んだシリコン中に浸み込
みまた前記イオン注入された第２導電型不純物が第２導
電型ＭＯＳ領域上のコンタクト孔部分を埋め込んだシリ
コン中で活性化し各々のコンタクト孔を埋め込んだシリ
コンを介して上部配線層と電気的接続が得られる程度の
熱処理を行なうことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294901A JPS63148673A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61294901A JPS63148673A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148673A true JPS63148673A (ja) | 1988-06-21 |
Family
ID=17813717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61294901A Pending JPS63148673A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148673A (ja) |
-
1986
- 1986-12-12 JP JP61294901A patent/JPS63148673A/ja active Pending
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