JPS63144546A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63144546A JPS63144546A JP61293815A JP29381586A JPS63144546A JP S63144546 A JPS63144546 A JP S63144546A JP 61293815 A JP61293815 A JP 61293815A JP 29381586 A JP29381586 A JP 29381586A JP S63144546 A JPS63144546 A JP S63144546A
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- insulating film
- rows
- polycrystalline silicon
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- electrodes
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に冗長回路材の半導体メ
モリに関する。
モリに関する。
従来この種の冗長回路は、多結晶シリコンからなるヒユ
ーズをプログラム素子として有しており、レーザヒユー
ズを切断することによって不良の行か列を指定し、予備
の行が列に置き換えていた。
ーズをプログラム素子として有しており、レーザヒユー
ズを切断することによって不良の行か列を指定し、予備
の行が列に置き換えていた。
上述した従来の半導体装置は、レーザにより多結晶シリ
コンのヒユーズを切断して不良アドレスをプログラムす
るようになっているので、ｌ）ヒユーズの切断時にシリ
コンの破片が飛散し、そのシリコンの破片によりヒユー
ズが短絡し冗長回路が働かない。
コンのヒユーズを切断して不良アドレスをプログラムす
るようになっているので、ｌ）ヒユーズの切断時にシリ
コンの破片が飛散し、そのシリコンの破片によりヒユー
ズが短絡し冗長回路が働かない。
２）表面のパッシベーション膜をレーザが通り周辺のパ
ッシベーション膜にもシリコン破片が飛散するため信頼
性を低下させるという欠点がある。
ッシベーション膜にもシリコン破片が飛散するため信頼
性を低下させるという欠点がある。
本発明の半導体装置は、行と列とで指定される位置に配
置された回路素子と前記回路素子の不良を救済する冗長
回路とを有してなる半導体装置において、前記冗長回路
のプログラム素子として、トンネル効果が無視できる厚
さの絶縁膜と、前記絶縁膜を挟んで両面にそれぞれ設け
られた第１゜第２の電極を有してなり、前記第１．第２
の電極間に加えられる所定値以上の電圧によって前記絶
縁膜が絶縁破壊されて導通状態となる二端子素子を有し
ているというものである。
置された回路素子と前記回路素子の不良を救済する冗長
回路とを有してなる半導体装置において、前記冗長回路
のプログラム素子として、トンネル効果が無視できる厚
さの絶縁膜と、前記絶縁膜を挟んで両面にそれぞれ設け
られた第１゜第２の電極を有してなり、前記第１．第２
の電極間に加えられる所定値以上の電圧によって前記絶
縁膜が絶縁破壊されて導通状態となる二端子素子を有し
ているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
チップの主要部の断面図である。
チップの主要部の断面図である。
この実施例は、行と列とで指定される位置に配置された
ＭＯＳトランジスタを含むメモリセルとメモリセルの不
良を救済する冗長回路とを有してなる半導体装置におい
て、冗長回路のプログラム素子として、トンネル効果が
無視できる厚さの絶縁膜１３と、この絶縁膜を挟んで両
面にそれぞれ設けられたｎ型拡散層１４からなる第１の
電極及び多結晶シリコン層１５からなる第２の電極を有
してなり、第１．第２の、電極間に加えられる所定値以
上の電圧によって絶縁膜１３が絶縁破壊されて導通状！
ぷとなる二端子素子を有しているというものである。Ｍ
ＯＳメモリの場合、ｎ型拡散層１４はＭＯＳトランジス
タのソース・ドレイン領域と同一工程で形成できる。又
、絶縁膜１３はゲート酸化膜、多結晶シリコン層１５は
ゲート電極とそれぞれ同一工程で形成できる。この場合
、ゲート酸化膜は１０■の耐圧を持ち、１０■以上例え
ば２０Ｖの電圧で静電破壊する様成長させる。例えばシ
リコンの場合ドライ０２中で９５０℃に加熱して得られ
た厚さ１０ｎｍの熱酸化膜でよい。ｎ型拡散層１４に接
続したＡｆ配線層１７を接地し、多結晶シリコン層１５
に接続したＡ／配線層１８に例えば２０Ｖの電圧をかけ
、ゲート酸化膜からなる絶縁膜１３を破壊することによ
って第１．第２の電極を導通させる。
ＭＯＳトランジスタを含むメモリセルとメモリセルの不
良を救済する冗長回路とを有してなる半導体装置におい
て、冗長回路のプログラム素子として、トンネル効果が
無視できる厚さの絶縁膜１３と、この絶縁膜を挟んで両
面にそれぞれ設けられたｎ型拡散層１４からなる第１の
電極及び多結晶シリコン層１５からなる第２の電極を有
してなり、第１．第２の、電極間に加えられる所定値以
上の電圧によって絶縁膜１３が絶縁破壊されて導通状！
ぷとなる二端子素子を有しているというものである。Ｍ
ＯＳメモリの場合、ｎ型拡散層１４はＭＯＳトランジス
タのソース・ドレイン領域と同一工程で形成できる。又
、絶縁膜１３はゲート酸化膜、多結晶シリコン層１５は
ゲート電極とそれぞれ同一工程で形成できる。この場合
、ゲート酸化膜は１０■の耐圧を持ち、１０■以上例え
ば２０Ｖの電圧で静電破壊する様成長させる。例えばシ
リコンの場合ドライ０２中で９５０℃に加熱して得られ
た厚さ１０ｎｍの熱酸化膜でよい。ｎ型拡散層１４に接
続したＡｆ配線層１７を接地し、多結晶シリコン層１５
に接続したＡ／配線層１８に例えば２０Ｖの電圧をかけ
、ゲート酸化膜からなる絶縁膜１３を破壊することによ
って第１．第２の電極を導通させる。
このような二端子素子をｎ個用いることにより２″通り
の行か列を指定でき、その指定した行か列を予備の行か
列に置き換えることによって冗長回路を構成することが
出来る。
の行か列を指定でき、その指定した行か列を予備の行か
列に置き換えることによって冗長回路を構成することが
出来る。
第２図は本発明の第２の実施例を説明するための半導体
チップの主要部の断面図である。この実施例は、素子分
離用熱酸化膜２２上に選択的に形成された多結晶シリコ
ン層２５を第１の電極とし、その上に厚さ１０ｎｍ程度
の酸化シリコンからなる絶縁膜２３と、その上に設けら
れたＡＩ！配線層２８を第２の電極としたものであり、
厚い素子分雛用熱酸化Ｍ２２の上に二端子素子を形成し
ているので、半導体基板く２１）への漏れ電流がなくな
るという利点がある。ＭＯＳメモリの場合、多結晶シリ
コン層２５はゲート電極と同一工程で形成できる。
チップの主要部の断面図である。この実施例は、素子分
離用熱酸化膜２２上に選択的に形成された多結晶シリコ
ン層２５を第１の電極とし、その上に厚さ１０ｎｍ程度
の酸化シリコンからなる絶縁膜２３と、その上に設けら
れたＡＩ！配線層２８を第２の電極としたものであり、
厚い素子分雛用熱酸化Ｍ２２の上に二端子素子を形成し
ているので、半導体基板く２１）への漏れ電流がなくな
るという利点がある。ＭＯＳメモリの場合、多結晶シリ
コン層２５はゲート電極と同一工程で形成できる。
以上説明したように本発明は、絶縁膜の静電破壊により
不良の行９列を指定できるのでレーザによるヒユーズの
切断に比べてプログラミング時のごみの発生が減少し、
信頼性が向上する効果がある。
不良の行９列を指定できるのでレーザによるヒユーズの
切断に比べてプログラミング時のごみの発生が減少し、
信頼性が向上する効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
第２の実施例を説明するための半導体チップの主要部の
断面図である。 １１．２１・・・ｐ型シリコン基板、１２．２２・・・
素子分離用熱酸化膜、１３．２３・・・絶縁膜、１４・
・・ｎ型拡散層、１５．２５・・・多結晶シリ゛コン層
、１６．２６・・・層間絶縁膜、１７．２７・・・Ａｅ
配線層、１８．２８・・・Ａｆｆ配線層。
第２の実施例を説明するための半導体チップの主要部の
断面図である。 １１．２１・・・ｐ型シリコン基板、１２．２２・・・
素子分離用熱酸化膜、１３．２３・・・絶縁膜、１４・
・・ｎ型拡散層、１５．２５・・・多結晶シリ゛コン層
、１６．２６・・・層間絶縁膜、１７．２７・・・Ａｅ
配線層、１８．２８・・・Ａｆｆ配線層。
Claims (1)
- 行と列とで指定される位置に配置された回路素子と前
記回路素子の不良を救済する冗長回路とを有してなる半
導体装置において、前記冗長回路のプログラム素子とし
て、トンネル効果が無視できる厚さの絶縁膜と、前記絶
縁膜を挟んで両面にそれぞれ設けられた第１、第２の電
極を有してなり、前記第１、第２の電極間に加えられる
所定値以上の電圧によって前記絶縁膜が絶縁破壊されて
導通状態となる二端子素子を有していることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293815A JPS63144546A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293815A JPS63144546A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144546A true JPS63144546A (ja) | 1988-06-16 |
Family
ID=17799506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293815A Pending JPS63144546A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144546A (ja) |
-
1986
- 1986-12-09 JP JP61293815A patent/JPS63144546A/ja active Pending
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