JPS63141425A - 同期信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同期信号発生装置、特に入力信号のデータ
・ビット周期と同一パルス繰返し周波数の同期信号を発
生するデータ伝送制御装置用同期信号発生製電に関する
ものである。

〔従来の技術〕

第３図は、例えば三菱電機＠）製果積回路の１つである
ＰＬＬ周波数シンセサイザ（ｉｔ三菱半導体データブッ
クｌ５ＢＮ≠−≠／Ａ−／１６３２−ＯＣ３０よ。

２−４１６２頁）又は高速データ伝送制御製蓋に使用さ
れているＰＬＬ回路を用いた従来の同期信号発生装置の
ブロック図である。図において、（／ｌはこのような同
期信号発生装置への入力信号例えば論理値″／″と”Ｏ
”から成るデータである。（，２）は位相検波部で勘っ
て、入力信号（１）と同期信号発生装置の出力信号とし
ての同期信号（３）との位相差を検出して位相検波出力
信号（弘）を出力するものである。（ｊｌは発振時定数
設定部でろって、位相検波出力信号（≠）を受けて次段
の電圧−周波数変換回路（乙）の発振周波数を設定する
ものである。なお、位相検波電圧−周波数変換回路（６
）は発振時定数設定部（りからの出力電圧を周波数に変
換して前述の同期信号（３）を発生するものである。

第弘図は第３図に示した同期信号発生装置のタイミング
チャート図であって、図において、（ａ）は入力信号（
ハの波形、（ｂ）は位相検波部（２）の位相検波出力信
号陣）の波形、Ｉｃ）は電圧−周波数変換回路（６）か
らの同期信号（３）の波形である。

従来の同期信号発生装置は上記のように構成され、第≠
図ｆａｌに示されるようにデータ・ビット周期Ｔを有す
る論理値″ｌ”の入力信号（１）が位相検波部（２）の
一方の入力端子（無符号）に入力されると。

この時には電圧−周波数変換回路ｆＪ＋から同期信号（
３）〔第≠図ｔｅｌ参照］がまだ出力されていないので
。

論理値゛Ｏ”の同期信号（３）が位相検波部（，２）の
他方の入力端子（無符号）に入力され、入力信号（１）
と同期信号（３）の間に位相差が生じる、この位相差が
生じている区間（ａｌにおいて、位相検出部（２）の位
相検波出力信号（り）は論理値゛ｌ”となる。その後、
発振時定数設定部（りであらかじめ設定された時定数に
よって電圧−周波数変換回路（６）は同期信号（３）を
区間（ａ）における論理値”Ｏ”の後の区間（ｂｌで論
理値”ｌ”にする。この論理値゛／”によって位相検波
部（，２）のλつの入力すなわち入力信号（１）と同期
信号（３）はその論理値が同一となるので、位相検波部
（２）の位相検波出力信号（≠）は区間（ｂｌで論理値
゛Ｏ”となる。

これは電圧−周波数変換回路（６）の同期信号（３）の
発生を停止させ、その論理値をＯ”にする、このように
、入力信号（１）が論理値″／”であるデータ・ビット
周期Ｔの間、例えばｒ個のパルスから成る特定の同期信
号（３）が得られる。ただし、これは、入力信号（１）
の論理値゛／”が取込まれるタイミングをできるだけ中
間区間（ｃｌの付近にした方がデータ伝送時の波形歪な
どによる読取りミスをしないようにするためであシ、入
力信号（／１の同期信号（３）としては、第≠図（ｃｌ
に示されるようにできるだけパルス繰返し周波数を高く
とってアシ、現状では入力信号（１）のデータ・ビット
周期の約２倍のパルス繰返し周波数である。

〔発明が解決しようとする問題点〕

従来の同期信号発生装置では、同期信号のパルス繰返し
周波数を入力信号のデータ・ビット周波に比べて相当高
くしなければならないため、回路部品の応答特性が性能
限界近くになって信頼性が低下し、また耐雑音特性が悪
くなるなどの問題点がめった。

この発明は、このような問題点を解決するため罠なされ
たもので、入力信号のデータ・ビット周期と同一パルス
繰返し周波数の同期信号を発生することができるので、
高周波回路が不要で、比較的簡単な回路で実現できる同
期信号発生装置を得ることを目的とする、 〔問題点を解決するための手段〕 この発明に係る同期信号発生装置は論理値゛／”とＱ”
から成るデータであシかつデータ・ビット周期Ｔを有す
る入力信号の立上りを検出して一定の遅延時間後に立上
りかつＴ／２後に立下る遅延パルスを発生するＴ／λ遅
延回路と、前記遅延パルスがＴ／、２後に立下るように
前記Ｔ／Ｊ遅延回路の遅延時間を設定する遅延時間設定
部と、前記遅延パルスの立下りを検出してスタートパル
スを発生するスタートパルス発生部と、前記遅延パルス
の立上りを検出してストップパルスを発生するストップ
パルス発生部と、前記スタートパルスで動作を開始し、
前記データ・ビット周期Ｔと同一パルス繰返し周波数の
パルスから成る同期信号を発生し、かつ前記ストップパ
ルスで動作を終了する同期信号発生部とを備えたもので
ある、 〔作　用〕 この発明においては、Ｔ／２遅延回路が一定の遅延時間
を有するので、遅延時間設定部はＴ／、２遅延回路から
発生される遅延パルスの立下シ時間が入力信号のデータ
・ビット周期Ｔの／／２になるようにＴ／２遅延回路の
遅延時間を設定し、同期信号発生部はデータ・ビット周
期Ｔと同一パルス繰返し周波数のパルスから成る同期信
号を発生する。

〔実施例〕

第１図はこの発明忙係る同期信号発生装置の一実施例を
示すブロック図である。図において−Ｏ／）は入力信号
（１）と同様な入力信号、（／λ）はＴ／コ遅延回路で
あって、入力信号（／　／／　）から後で詳しく説明す
る遅延パルスな発生するものである。（／３）はＴ／コ
遅延回路（／、りに接続されてその遅延時間を設定する
ための遅延時間設定部である。（／Ｆ）はスタートパル
ス発生部であって、その入力側がＴ／／２遅延回路（／
２）の出力側と接続され、Ｔ／／２遅延回路（ｌコ）か
らの遅延パルスの立下シ時点でスタートパルスを発生す
るものである。（／３）はストップパルス発生部であっ
て、その入力側かり遅延回路（ｌλ）の出力側と接続さ
れ、Ｔｌ、２艇回路（／、２）からの遅延パルスの立上
り時点で７トツプパルスを発生するものである。（／ｌ
）は同期信号発生部であって、その入力側がスタートパ
ルス発生部（／り）及びストップパルス発生部（ハ０の
出力側とそれぞれ接続され、スタートパルスが発生した
時点からストップパルスが発生する時点まで入力信号（
／／）のデータ・ビット周期Ｔと同一パルス繰返し周波
数の同期信号（／７）を発生するものである。

第２図はこの発明の一実施例による動作タイミングチャ
ート図である。図において、（ａ）は入力信号（／／）
の波形、（ｂｌは遅延パルス（ｌり）の波形２（ｃｌは
スタートパルス（ＳＯ）の波形、（ｄｉはストップパル
ス（λｌ）の波形、（ｅｌは出力信号（１７）の波形で
ある。

上記のように構成された同期信号発生装置において、い
ま、論理値゛ｌ”の入力信号（／ｌ）がＴ／／２遅延回
路（八〇に加えられると、その立上シによりこのＴ／２
遅延回路（１２）が動作を開始する、詳しく云えば、論
理値″／″の入力信号（／ｌ）の立上りにより、　Ｔ／
２遅延回路（ｌコ）は、例えば三菱半導体ワンショット
マルチバイブレータ（Ｍ　７１１／Ｊ、３）などが使用
された場合には、素子自体の持つ固有の遅延時間Ｔｌ後
に立上シかつ遅延時間設定部（１３）で設定された遅延
時間Ｔａ後に立下る遅延パルスすなわち遅延時間ＴＪに
等しいパルス時間幅を持つ遅延パルス（／り）を発生す
る。この遅延パルス（／り）の立下シ時間Ｔ３は、入力
信号（ｌ／）のデータ・ビット周期Ｔの半分すなわち９
になるように設定されている。

次に、第２図［ｂｌに示されるような遅延パルス（／Ｐ
）がスタートパルス発生部（ハ・に入力され、凶の時点
である遅延パルス立下り時間Ｔ３でスタートパルス発生
部（ハ・は動作してスタートパルス（２０）を出力する
。このスタートパルス（２ｏ）は同期信号発生部（ハＤ
の同期信号発生動作をトリガし、入面信号（／／）の次
の論理値”ｌ”が来るまでの時間間隔Ｔｕの間だけＴ　
３＝　ＴｌＪの時点で同期信号（／７）の最初のパルス
を発生させかつその後は入力信号（／／）のデータ・ビ
ット周期Ｔと同一パルス繰返し周波数で複数のパルス（
この例では全部で３個）を発生させる、なお、入力信号
（／／）の次の論理値゛ｌ”が来てから時間Ｔｌ後に遅
延パルス（／り）が発生され、その立上シにょっ（ｒ　
） テストツ７’　７＜ルヌ発生部（／ｊ）は動作され、ス
トップパルス（，２１）を発生する。このストップパル
ス（，２／）が入力されると、同期信号発生部（ハＤは
同期信号（１７）の発生を停止する、このように、入力
信号（／ｌ）が論理値“／”から論理値”０”になり、
次の論理値”／″が来るまでに同期信号（１７）がパル
ス発生するとすれば１時間間隔Ｔａの間に発生する同期
信号（／７）は最大乙パルヌとなり。

入力信号（／ｌ）がなくなった時は１時間間隔ＴｌＯ間
に６パルス以上の同期信号（／７）が発生しないように
同期信号発生部（／６）は同期信号（／７）の発生を停
止する。

なお、上記実施例ではＴｌ、２遅延回路（／、２）にワ
ンショットマルチバイブレータを用いたが、ディジタル
フィルタ素子を用いてもよい。

〔発明の効果〕

この発明は以上説明したとおり、論理値”／”と１０”
から成るデータでありかつデータ・ビット周期Ｔを有す
る入力信号の立上りを検出して一定の遅延時間後に立上
りかつＴ／λ後に立下る遅延パルスを発生するり遅延回
路と、前記遅延パルスがψ後に立下るように前記Ｔ／ｓ
遅延回路の遅延時間を設定する遅延時間設定部と、前記
遅延パルスの立下りを検出してスタートパルスを発生す
るスタートパルス発生部と、前記遅延パルスの立上りを
検出してストップパルスを発生するストップパルス発生
部と、前記スタートパルスで動作を開始し、前記データ
・ビット周期Ｔと同一パルス繰返し周波数のパルスから
成る同期信号を発生し、かつ前記ストップパルスで動作
を終了する同期信号発生部とを備えたので、高周波の同
期信号を発生することなく入力信号のデータ・ビット周
期と同一パルス繰返し周波数のパルスから成る同期信号
を発生し、高周波の同期信号を使用した時に生じる応答
特性の問題もなく、簡単な回路で構成されているため、
外部雑音の影響もうけに＜＜、信頼性の高い同期信号発
生装置が得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図。 （／　ｌ） 第２図はこの発明の一実施例による動作タイミングチャ
ート図、第３図は従来の同期信号発生装置のブロック図
、第グ図は従来の同期信号発生装置の動作タイミングチ
ャート図である。 図において、（／／）・・入力信号、（ｌｌ）・・Ｔ／
、２遅延回路、（／３）・拳遅延時間設定部、（ハ００
−スタートパルス発生部、（ｉ　ｚ　）・・ストップパ
ルス発生部、（ｌｌ）・・同期信号発生部、（／７）・
・同期信号である。 （／＋２） 手続補正書 昭和６２．　９１１９日

Claims (3)

【特許請求の範囲】
1. （１）論理値“１”と“０”から成るデータでありかつ
   データ・ビット周期Ｔを有する入力信号の立上りを検出
   して一定の遅延時間後に立上りかつＴ／２後に立下る遅
   延パルスを発生するＴ／２遅延回路と、前記遅延パルス
   がＴ／２後に立下るように前記Ｔ／２遅延回路の遅延時
   間を設定する遅延時間設定部と、前記遅延パルスの立下
   りを検出してスタートパルスを発生するスタートパルス
   発生部と、前記遅延パルスの立上りを検出してストップ
   パルスを発生するストップパルス発生部と、前記スター
   トパルスで動作を開始し、前記データ・ビット周期Ｔと
   同一パルス繰返し周波数のパルスから成る同期信号を発
   生し、かつ前記ストップパルスで動作を終了する同期信
   号発生部とを備えたことを特徴とする同期信号発生装置
   。
2. （２）Ｔ／２遅延回路はワンショットマルチバイブレー
   タから成ることを特徴とする特許請求の範囲第１項記載
   の同期信号発生装置。
3. （３）Ｔ／２遅延回路はディジタルフィルタ素子から成
   ることを特徴とする特許請求の範囲第１項記載の同期信
   号発生装置。