JPS63137450A - Laminated type cmos gate array - Google Patents
Laminated type cmos gate arrayInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
一導電型半導体基板上に形成した下層の反対導電型MI
Sトランジスタと、絶縁膜を介し該反対導電型MISト
ランジスタの上部に選択的に積層配設した反対導電型再
結晶半導体基体上に形成した上層の一導電型MrSトラ
ンジスタのゲート電極を共通に接続して構成した積層3
次元構造の相補型基本セルを有し、上層のトランジスタ
の上部に配設される共通の配線チャネルを用いて上層の
トランジスタと下層のトランジスタとの相互接続がなさ
れる積層型CMOSゲートアレイで、異種、チャネルM
ISトランジスタ同士を絶縁膜を介し完全に分離して積
層し3次元配置としたことによって、集積度の大幅な向
上、及びラッチアンプ現象の完全防止が図られる。[Detailed Description of the Invention] [Summary] A lower layer of an opposite conductivity type MI formed on a semiconductor substrate of one conductivity type.
The gate electrodes of the S transistor and the upper layer one conductivity type MrS transistor formed on the opposite conductivity type recrystallized semiconductor substrate selectively laminated on the opposite conductivity type MIS transistor through an insulating film are connected in common. Laminated layer 3 composed of
A stacked CMOS gate array that has complementary basic cells with a dimensional structure and interconnects the upper and lower transistors using a common wiring channel placed on top of the upper transistor. , channel M
By completely separating the IS transistors through an insulating film and stacking them in a three-dimensional arrangement, the degree of integration can be greatly improved and the latch amplifier phenomenon can be completely prevented.
本発明は異種導電型のMISトランジスタ同士を絶縁膜
を介して積層配置した積層型のCMOSゲートアレイに
関する。The present invention relates to a stacked CMOS gate array in which MIS transistors of different conductivity types are stacked with an insulating film interposed therebetween.
大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著しい今日、製造コストを低減し、製造期間を短
縮するために、マスタースライス方式による大規模集積
回路の製造が盛んになって来ている。Nowadays, as large-scale integrated circuits become larger, there is a remarkable trend toward high-mix, low-volume production.In order to reduce manufacturing costs and shorten manufacturing time, large-scale integrated circuit manufacturing using the master slice method has become popular. There is.
マスタースライス方式とは、基本素子集合即ち通常トラ
ンジスタや抵抗等からなる基本回路集合を大量に配列形
成してなる半導体基板(ゲートアレイ)を予め用意して
おき、所要が生じた時点で配線用のマスクのみを製作し
て回路配線を行って大規模集積回路を完成させるので、
製造期間が大幅に短縮される。またその基本素子集合は
種々、の大規模集積回路に共通して使用可能であるから
製造コストも低減される。The master slicing method is a method in which a semiconductor substrate (gate array) is prepared in advance, consisting of a large array of basic element sets, that is, basic circuit sets usually consisting of transistors, resistors, etc. Since only the mask is manufactured and the circuit wiring is performed to complete the large-scale integrated circuit,
Manufacturing time is significantly shortened. Furthermore, since the basic element set can be used in common for various large-scale integrated circuits, manufacturing costs are also reduced.
上記マスタースライス方式の大規模集積回路に用いられ
るゲートアレイには、回路構成が用意で且つ高集積化が
図れることがら相補型即ちCMO8構造のゲートアレイ
が多用されているが、該CMOSゲートアレイにおいて
も公知のランチアップ現象を防止するためには現状程度
の高密度配置が限度であり、更に大規模化する要望に応
えるためにラフチアツブ現象を防止し且つ更に高集積化
が図れるセル構造が要望されている。In gate arrays used in the above-mentioned master slice type large-scale integrated circuits, complementary type gate arrays, that is, CMO8 gate arrays, are often used because the circuit configuration is easy and high integration can be achieved. However, in order to prevent the well-known launch-up phenomenon, the current high-density arrangement is the limit, and in order to meet the demand for even larger scale, a cell structure that can prevent the rough-up phenomenon and achieve even higher integration is required. ing.
第8図は従来のCMOSゲートアレイの基本セルの等価
回路図18)及び模式平面図tb>である。FIG. 8 is an equivalent circuit diagram 18) and a schematic plan view tb of a basic cell of a conventional CMOS gate array.
図中、51はn−型シリコン(St)基板、52はp−
型ウェル、53はn型基板コンタクト領域、54はp型
ウェルコンタクト領域、55及び56はゲート電極、5
7はp+型ドレイン領域、58はp゛゛ソース領域、5
9はp゛型トドレイン領域60はn゛型トドレイン領域
61はn゛゛ソース領域、62はn″″型ドレイン領域
、LNい 、□、L Nff等はnチャネル側配線チャ
ネル、L PI% L pt、L P3等はpチャネル
側配線チャネル、pTrls pTrzはpチャネルM
ISトランジスタ、nTr、、nTr2はnチャネルM
ISトランジスタを示す。In the figure, 51 is an n-type silicon (St) substrate, 52 is a p-
53 is an n-type substrate contact region, 54 is a p-type well contact region, 55 and 56 are gate electrodes, 5
7 is a p+ type drain region, 58 is a p'' source region, 5
9 is a p-type drain region 60 is an n-type drain region 61 is an n-type source region, 62 is an n''-type drain region, LN, □, L Nff, etc. are n-channel wiring channels, L PI% L pt , L P3, etc. are p-channel side wiring channels, pTrls pTrz are p-channel M
IS transistors, nTr, , nTr2 are n-channel M
An IS transistor is shown.
同図に示されるように従来のCMOSゲートアレイの基
本セルにおいては、pチャネルMisトランジスタpT
rいpTr2とnチャネルMISトランジスタnTrl
s nTr2とが同一基板上に平面状に並べて配設され
る。As shown in the figure, in the basic cell of a conventional CMOS gate array, a p-channel Mis transistor pT
ripTr2 and n-channel MIS transistor nTrl
snTr2 are arranged side by side in a plane on the same substrate.
そのため、セルが占有する平面積が大きくなって集積度
が低下し、且つ、pチャネルMISトランジスタとnチ
ャネルMISトランジスタとの間に基板及びウェルを介
して寄生するサイリスクが導通して生ずる公知のラッチ
アップ現象による性能劣化を防止するために、pチャネ
ルMISトランジスタpTrいpTr、の外周にn型基
板コンタクト領域53を、またnチャネルMISトラン
ジスタnTr r、nTr 2の外周にp型ウェルコン
タクト領域54をそれぞれ設けることによっても、更に
集積度が低下するという問題があった。As a result, the planar area occupied by the cell increases and the degree of integration decreases, and in addition, parasitic silage occurs between the p-channel MIS transistor and the n-channel MIS transistor through the substrate and the well, which is caused by conduction in the known latch. In order to prevent performance deterioration due to the up phenomenon, an n-type substrate contact region 53 is provided around the outer periphery of the p-channel MIS transistor pTr, and a p-type well contact region 54 is provided around the outer periphery of the n-channel MIS transistors nTr r and nTr 2. Even by providing each, there is a problem that the degree of integration is further reduced.
本発明が解決しようとする問題点は、上記基本セルラ用
いる従来のCMOSゲートアレイにおいて、pチャネル
MISトランジスタとnチャネルMISトランジスタが
2次元的に並べて配設されることによって単位セルの占
有平面積が増大し、且つラッチアップ防止のために上記
トランジスタをそれぞれ囲む基板コンタクH,I域及び
ウェルコンタクト領域を設けることによって一層占有平
面積が増大して、高集積化が阻害されるという点である
。The problem to be solved by the present invention is that in the conventional CMOS gate array using the above-mentioned basic cellular, the p-channel MIS transistor and the n-channel MIS transistor are arranged two-dimensionally side by side, so that the area occupied by the unit cell is reduced. Moreover, by providing substrate contact regions H, I and well contact regions surrounding the transistors to prevent latch-up, the occupied plane area further increases, which impedes high integration.
上記問題点は、一導電型半導体基板上に、第1のゲート
電極と反対導電型ソース領域及び反対導電型ドレイン領
域を具備してなる反対導電型チャネルMISトランジス
タが形成され、該反対導電型チャネルMISトランジス
タ上に絶縁膜を介して選択的に積層された反対導電型再
結晶半導体基体上に、前記第1のゲート電極に一端部が
接続されて該第1゛のゲート電極に沿って延在する第2
のゲート電極と一導電型ソース領域及び一導電型ドレイ
ン領域を具備してなる一導電型チャネルMISトランジ
スタが形成され、該再結晶半導体基体に、該第2のゲー
ト電極の他端部の下部領域に接し且つ一導電型ソース領
域及び一導電型ドレイン領域と離隔した該再結晶半導体
基体より高不純物濃度の反対導電型基体コンタクトef
t域が選択的に設けられてなる積層構造の相補型基本セ
ルを有し、該下層の反対導電型チャネルMISトランジ
スタと上層の一導電型チャネルMISトランジスタとが
、該上層の一導電型チャネルMISトランジスタの上部
に絶縁膜を介して設けられる共通の配線チャネルを用い
て相互に配線接続される本発明による積層型CMOSゲ
ートアレイによって解決される。The above problem is that an opposite conductivity type channel MIS transistor comprising a first gate electrode, a source region of an opposite conductivity type, and a drain region of an opposite conductivity type is formed on a semiconductor substrate of one conductivity type; A recrystallized semiconductor substrate of an opposite conductivity type selectively laminated on the MIS transistor via an insulating film has one end connected to the first gate electrode and extends along the first gate electrode. Second to do
A one-conductivity type channel MIS transistor having a gate electrode, a one-conductivity type source region and a one-conductivity type drain region is formed, and a lower region of the other end of the second gate electrode is formed in the recrystallized semiconductor substrate. an opposite conductivity type base contact ef with a higher impurity concentration than the recrystallized semiconductor base, which is in contact with and separated from the one conductivity type source region and the one conductivity type drain region;
It has a complementary basic cell with a laminated structure in which a t region is selectively provided, and the channel MIS transistor of opposite conductivity type in the lower layer and the channel MIS transistor of one conductivity type in the upper layer are connected to the channel MIS transistor of one conductivity type in the upper layer. This problem is solved by a stacked CMOS gate array according to the present invention, which is interconnected using a common wiring channel provided above the transistors through an insulating film.
即ち本発明に係る積層型CMOSゲートアレイの基本セ
ルにおいては、例えばpチャネルMISトランジスタを
半導体基板上に配設し、nチャネルM I S トラン
ジスタを上記pチャネルMISトランジスタ上に絶縁膜
を介して積層形成した再結晶半導体基体即ち5OI(S
ilicon On In5ulator)基体上に配
設し、下層のpチャネルMISトランジスタと上層のn
チャネルMISトランジスタとによって積層構造の相補
型の基本セルを構成し、且つ該積層体上の配線チャネル
を用いて両翼電型チャネルトランジスタの相互配線を行
うことによって、相補型を構成するpチャネルMISト
ランジスタとnチャネルMISトランジスタとで基板上
を占める平面積を大幅に縮小すると共に、半導体基板上
の例えばpチャネルMISトランジスタとSOI基体上
のnチャネルMISトランジスタとが介在する絶縁膜に
よって完全に分離されることによってラッチアンプ現象
を完全になくし、これによって基板コンタクト領域を不
要にして更にその分セル面積の縮小が図られる。That is, in the basic cell of the stacked CMOS gate array according to the present invention, for example, a p-channel MIS transistor is disposed on a semiconductor substrate, and an n-channel MIS transistor is stacked on the p-channel MIS transistor with an insulating film interposed therebetween. The formed recrystallized semiconductor substrate, namely 5OI (S
ilicon (on inverter) is arranged on the substrate, and the lower layer p-channel MIS transistor and the upper layer n-channel
A p-channel MIS transistor constitutes a complementary type by forming a complementary basic cell of a stacked structure with a channel MIS transistor, and interconnecting the wing type channel transistors using wiring channels on the stacked body. In addition to significantly reducing the plane area occupied by the and n-channel MIS transistor on the substrate, for example, the p-channel MIS transistor on the semiconductor substrate and the n-channel MIS transistor on the SOI substrate are completely separated by an intervening insulating film. This completely eliminates the latch amplifier phenomenon, thereby eliminating the need for a substrate contact region and further reducing the cell area accordingly.
かくてCMOSゲートアレイを用いる大規模集積回路に
おけるラフチアツブ現象を完全になくし、且つ高集積化
が図られる。In this way, the rough drop phenomenon in large-scale integrated circuits using CMOS gate arrays can be completely eliminated, and high integration can be achieved.
以下本発明を、図示実施例により具体的に説明する。 The present invention will be specifically explained below with reference to illustrated embodiments.
第1図は本発明に係る積層型CMOSゲートアレイの基
本セルの第1の実施例を模式的に示す平面図(al、A
−A矢視断面図(b)及びB−B矢視断面図(C)、
第2図は同第1の実施例の等価回路図、第3図は第1の
実施例の変形例の要部を模式的に示す平面図(al及び
A−A矢視断面図(b)、第4図は第2の実施例を模式
的に示す平面図(a)、A−A矢視断面図(bl、B−
B矢視断面図(C1、第5図は同第2の実施例の等価回
路図、第6図は2人力NANDゲートの回路図(al及
び本発明に係る基本セルによる配線接続図(1+1、第
7図は2人力NORゲートの回路図及び本発明に係る基
本セルによる配線接続図である。FIG. 1 is a plan view (al, A
-A sectional view (b) and B-B arrow sectional view (C), Figure 2 is an equivalent circuit diagram of the first embodiment, and Figure 3 is a summary of a modification of the first embodiment. FIG. 4 is a plan view schematically showing the second embodiment (al and A-A sectional view (b); FIG. bl, B-
5 is an equivalent circuit diagram of the second embodiment, and FIG. 6 is a circuit diagram of a two-manpower NAND gate (al) and a wiring connection diagram (1+1, FIG. 7 is a circuit diagram of a two-man power NOR gate and a wiring connection diagram of a basic cell according to the present invention.
全図を通じ同一対象物は同一符合で示す。Identical objects are indicated by the same reference numerals throughout the figures.
第1図において、lはn−型Si基板、2は素子間を分
離するフィールド酸化膜、3はn型チャネルストンパ、
4a 、4bはフィールド酸化膜及びチャネルストッパ
で分離された第1、第2の素子形成領域、5は第1 (
下層)のゲート酸化膜、6はポリSt等よりなる第1
(下層)のゲート電極、7はp゛型ソース領域、8はp
゛電型ドレイン領域9は第1の不純物ブロック用酸化膜
、10はfJJlの層間絶縁膜、11はp−型再結晶5
t(SOI)基体、12はp゛型SO1基体コンタクト
領域、13は第2のゲート酸化膜、14はポリSi等よ
りなる第2 (上層)のゲート電極、15はn゛型ソー
スN域、16はn゛電型ドレイン領域17は第2の不純
物ブロック用酸化膜、18は第2の層間絶縁膜、19は
コンタクト窓、20はゲート電極の共通接続部、pTr
、、 pTr2は下層のpチャネルMOSトランジスタ
、nTr 、、nTr2は上層のnチャネルMoSトラ
ンジスタを示している。In FIG. 1, 1 is an n-type Si substrate, 2 is a field oxide film separating elements, 3 is an n-type channel stopper,
4a and 4b are first and second element forming regions separated by a field oxide film and a channel stopper; 5 is a first (
6 is a first gate oxide film made of polySt, etc.
(lower layer) gate electrode, 7 is a p type source region, 8 is a p
゛The electric type drain region 9 is the first impurity block oxide film, 10 is the fJJl interlayer insulating film, and 11 is the p-type recrystallization film 5.
t(SOI) substrate, 12 is a p-type SO1 substrate contact region, 13 is a second gate oxide film, 14 is a second (upper layer) gate electrode made of poly-Si, etc., 15 is an n-type source N region, 16 is the n-type drain region 17 is the second impurity blocking oxide film, 18 is the second interlayer insulating film, 19 is the contact window, 20 is the common connection part of the gate electrode, pTr
,, pTr2 indicates a p-channel MOS transistor in the lower layer, and nTr , , nTr2 indicates an n-channel MoS transistor in the upper layer.
本発明に係り最も単純な構成を有する積層型CMOSゲ
ートアレイの基本セルは、例えば同図に示される構成を
有する下層のpチャネルMOSトランジスタpTrlが
n−型Si基板l上に形成され、該トランジスタpTr
、上に第1の層間絶縁膜10を介して選択的に積層配設
されたp−型SOI基体11上に図示構成を有する上層
のnチャネルMO5トランジスタnTr、が形成され、
下層のpチャネルMOSトランジスタpTr、のゲート
電極6と上層のnチャネルMO3トランジスタnTr、
のゲート電極14とが一端部で例えばコンタクト窓19
を介して相互に接続され(20は接続部)、下層のpチ
ャネルMOSトランジスタpTr 、と上層のnチャネ
ルMOSトランジスタnTr+とで相補型を構成してい
る。A basic cell of a stacked CMOS gate array having the simplest structure according to the present invention has, for example, a lower p-channel MOS transistor pTrl having the structure shown in the figure formed on an n-type Si substrate l, and the transistor pTr
, an upper layer n-channel MO5 transistor nTr having the illustrated configuration is formed on a p-type SOI substrate 11 selectively laminated thereon via a first interlayer insulating film 10,
The gate electrode 6 of the lower layer p-channel MOS transistor pTr, and the upper layer n-channel MOS transistor nTr,
For example, a contact window 19 is connected to the gate electrode 14 at one end.
(20 is a connecting portion), and the lower layer p-channel MOS transistor pTr and the upper layer n-channel MOS transistor nTr+ constitute a complementary type.
そして上層のゲート電極14の前記接続端と異なる側の
端部の下部領域に接して、p−型SOI基体11をゲー
ト延在方向に交わる方向に横切り、且つn゛型ソース領
域15及びn°型ドレイン領域16と離隔したp゛型S
ol基体コンタクト領域12がチャネルストッパを兼ね
て設けられる。なお上記p−型S01基体は集積度を上
げるために例えば隣接する下層のpチャネルMOSトラ
ンジスタpTr2上に延在して形成され、p゛型SOI
基体コンタクト領域12も例えば図示のように隣接する
nチャネルMOSトランジスタnTr2と共通に形成さ
れる。Then, in contact with the lower region of the end of the upper layer gate electrode 14 on the side different from the connection end, it traverses the p-type SOI substrate 11 in a direction intersecting the gate extension direction, and forms an n-type source region 15 and an n-type source region 15 and n° p type S separated from type drain region 16
An ol substrate contact region 12 is provided which also serves as a channel stopper. In order to increase the degree of integration, the p-type SO1 substrate is formed to extend over, for example, an adjacent lower layer p-channel MOS transistor pTr2, and the p-type SOI
Base contact region 12 is also formed in common with adjacent n-channel MOS transistor nTr2, for example, as shown in the figure.
該実施例では、上層のゲート電極14と下層のゲート電
極6とがコンタクト窓19を介して直に接続されている
が、これらゲート電極の接続はマスタースライス工程で
配線を介して行われてもよい。In this embodiment, the upper layer gate electrode 14 and the lower layer gate electrode 6 are directly connected through the contact window 19, but the connection between these gate electrodes may be made through wiring in the master slicing process. good.
なお図中119a、119b、119c、119d、1
19e、 119f等はマスタースライスの際に形成さ
れる配線コンタクト窓を例示している。そして該配線コ
ンタクト窓を用いるマスタースライス配線は該積層セル
の上部領域即ちnチャネルMOSトランジスタnTr、
上の配線チャネルを用いて行われる。In the figure, 119a, 119b, 119c, 119d, 1
19e, 119f, etc. illustrate wiring contact windows formed during master slicing. The master slice wiring using the wiring contact window is the upper region of the stacked cell, that is, the n-channel MOS transistor nTr,
This is done using the upper wiring channel.
なお、上記第1の実施例に示す基本セルは第2図に示す
等価回路図のような回路構成を有している。The basic cell shown in the first embodiment has a circuit configuration as shown in the equivalent circuit diagram shown in FIG.
第3図は第1の実施例に示す構成を有する基本セルの一
変形例を示したもので、この例においては下層のトラン
ジスタpTr 、のゲート電極6の延在軸に対して直角
方向の幅と等しい幅を有するp−型SO1基体11が該
下層トランジスタpTr 、の直上部に配設される、従
って、下層トランジスタpTr、のソース、ドレイン領
域7.8と配線との接続を可能にするために図示のよう
に下層絶縁膜21を1層多く形成しその上に図示のよう
なポリSt等よりなる下層トランジスタpTr 、のソ
ース引出し電極22及びドレイン引出し電極23を設け
る。この引出し電極は下層ゲート電極と一緒に形成して
もよい。FIG. 3 shows a modified example of the basic cell having the configuration shown in the first embodiment. In this example, the width in the direction perpendicular to the extension axis of the gate electrode 6 of the lower transistor pTr A p-type SO1 substrate 11 having a width equal to that is disposed directly above the lower transistor pTr, thus enabling connection between the source and drain regions 7.8 of the lower transistor pTr and wiring. As shown in the figure, one more layer of the lower insulating film 21 is formed, and a source lead electrode 22 and a drain lead electrode 23 of the lower layer transistor pTr made of polyst or the like as shown in the figure are provided thereon. This extraction electrode may be formed together with the lower gate electrode.
図中、24a 、24b 、25a 、25bはコンタ
クト窓、26は不純物ブロック用酸化膜を示し、他の符
号は第1図と同一対象物を示している。In the figure, 24a, 24b, 25a, and 25b are contact windows, 26 is an oxide film for impurity blocking, and other symbols indicate the same objects as in FIG. 1.
第4図は半導体基板上に形成されるトランジスタがソー
ス或いはドレインの何れか一方を共有する2個のpチャ
ネルMOSトランジスタからなり、その上部のSOI基
体上に形成されるトランジスタがソース及びドレイン領
域が独立な2個のnチャネルMO3トランジスタからな
る4トランジスタ構成の積層CMO3基本セルの例であ
る。FIG. 4 shows that the transistor formed on the semiconductor substrate is composed of two p-channel MOS transistors that share either the source or the drain, and the transistor formed on the SOI substrate above the p-channel MOS transistor has the source and drain regions shared. This is an example of a stacked CMO3 basic cell having a four-transistor configuration consisting of two independent n-channel MO3 transistors.
同図において、6a、6bは第1、第2の下層ゲート電
極、7a、 7b、7cは第1、第2、第3のp+型ソ
ース若しくはドレイン(S/D)領域、14a 、14
bは第1、第2の上層ゲート電極、15a 、 15b
、 15c 、 15dは第1、第2、第3、第4の
n9型ソース若しくはドレイン(S/D)領域、19a
、19bはコシタクト窓、20a 、 20bは上下
ゲート電極の接続部、pTr、、及びpTr 、□はS
/D領域の一つを共有する下層のpチャネルMO3トラ
ンジスタ、nTr+ +及びnTr、、はS/D領域が
独立な上層のnチャネルMO3トランジスタ、pTrz
+及びpTrzzはゲート延在方向に隣接する下層のp
チャネルMO3トランジスタ、nTrz+及びnTrz
□はゲート延在方向に隣接する上層のnチャネルMO3
トランジスタ、その他の符号は第1図と同一対象物を示
す。In the figure, 6a, 6b are first and second lower gate electrodes, 7a, 7b, and 7c are first, second, and third p+ type source or drain (S/D) regions, 14a, 14
b are first and second upper layer gate electrodes, 15a, 15b
, 15c and 15d are first, second, third and fourth n9 type source or drain (S/D) regions, 19a
, 19b is a cositact window, 20a and 20b are connection parts of upper and lower gate electrodes, pTr, and pTr, □ is S
The lower layer p-channel MO3 transistors, nTr+ and nTr, which share one of the /D regions are the upper layer n-channel MO3 transistors, pTrz, whose S/D regions are independent.
+ and pTrzz are lower p layers adjacent to each other in the gate extending direction.
Channel MO3 transistors, nTrz+ and nTrz
□ is an upper layer n-channel MO3 adjacent to the gate extending direction
Transistors and other symbols indicate the same objects as in FIG.
この構成においては、上層のゲート電極14a、14b
の前記接続端と異なる側の端部の下部領域に接して、p
−型Sol基体11をゲート延在方向に交わる方向に横
切り、且つn゛型S/D領域15a 、15b 、15
c 、15dと離隔したp゛型So1基体コンタクト領
域12がチャネルストッパを兼ねて設けられる。In this configuration, the upper layer gate electrodes 14a, 14b
p
- type Sol substrate 11 in a direction crossing the gate extension direction, and n-type S/D regions 15a, 15b, 15
A p-type So1 substrate contact region 12 separated from c and 15d is provided to also serve as a channel stopper.
なお上記p−型501基体11は集積度を上げるために
例えばゲート延在方向に隣接する下層のpチャネルMO
3トランジスタpTrz+及びpTlz上まで選択的に
延在して形成され、チャネルストッパを兼ねるp“型S
o1基体コンタクト領域12も例えば図示のように隣接
するnチャネルMOSトランジスタnTrz+ % n
Trz□側と共通に形成される。In order to increase the degree of integration, the p-type 501 substrate 11 has, for example, a p-channel MO in the lower layer adjacent to the gate in the extending direction.
A p" type S is formed selectively extending over the three transistors pTrz+ and pTlz, and also serves as a channel stopper.
The o1 substrate contact region 12 is also connected to an adjacent n-channel MOS transistor nTrz+ % n, for example, as shown in the figure.
It is formed in common with the Trz□ side.
該実施例においても、上層のゲート電極14a114b
と下層のゲート電極6a、6bとがそれぞれコンタクト
窓19a 、19bを介して直に接続されているが、こ
れらゲート電極の接続はマスタースライス工程で配線を
介して行われてもよい。Also in this embodiment, the upper layer gate electrode 14a114b
and lower layer gate electrodes 6a and 6b are directly connected through contact windows 19a and 19b, respectively, but these gate electrodes may be connected through wiring in the master slicing process.
図中119a〜119hは等はマスタースライスの際に
形成される配線コンタクト窓を例示したものである。In the figure, 119a to 119h are examples of wiring contact windows formed during master slicing.
なお、上記実施例の構成を有する基本セルは第5図に示
す等価回路図のように、2個のpチャネルMO3トラン
ジスタpTr++及びpTr+zと2個のnチャネルM
OSトランジスタnTr、 % nTr+2との4個の
トランジスタにより構成され、pチャネル同士のトラン
ジスタが一つのS/D領域を共有し、且つ異種チャネル
のトランジスタ1個宛間士がゲート電極を共有した回路
構造を有する。The basic cell having the configuration of the above embodiment includes two p-channel MO3 transistors pTr++ and pTr+z and two n-channel M
A circuit structure consisting of four transistors, OS transistors nTr and % nTr+2, in which p-channel transistors share one S/D region, and different channel transistors share a gate electrode. has.
第6図は2人力NANDゲートの回路図(a)と前記第
2の実施例に示す基本セルを用いて構成した際の配線接
続図(b)を示した図で、図中IN、 、IN2は第1
、第2の入力端、OUTは出力端、VCCは高電位電源
、VSSは接地、x印は配線コンタクト窓、その他の符
号は第3図と同一対象物を示す。FIG. 6 is a diagram showing a circuit diagram (a) of a two-manpower NAND gate and a wiring connection diagram (b) when constructed using the basic cell shown in the second embodiment, in which IN, , IN2 are shown. is the first
, the second input terminal, OUT the output terminal, VCC the high potential power supply, VSS the ground, the x mark the wiring contact window, and other symbols the same objects as in FIG. 3.
第7図は2人力NORゲートの回路図(a)と前記第2
の実施例に示す基本セルを用いて構成した際の配線接続
図(b)を示した図で、第6図と同符号を用いて示しで
ある。Figure 7 shows the circuit diagram (a) of the two-man powered NOR gate and the circuit diagram of the second
6 is a diagram showing a wiring connection diagram (b) when configured using the basic cell shown in the embodiment, and is indicated using the same reference numerals as in FIG. 6. FIG.
上記回路形成例から本発明に係る積層型CMOS基本セ
ルを用いれば、従来の2次元即ち平面構成のCMOS基
本セルを用た場合に比べてほぼ1/2の占有面積で同一
の回路を形成することができることが明らかである。As can be seen from the above circuit formation example, if the stacked CMOS basic cell according to the present invention is used, the same circuit can be formed with approximately half the occupied area compared to the case of using a conventional two-dimensional, that is, planar, CMOS basic cell. It is clear that it can be done.
そして更に異種導電型のMOSトランジスタが絶縁膜に
よって上下に完全に分離されているのでラッチアップ現
象が発生することはない。Furthermore, since the MOS transistors of different conductivity types are completely separated vertically by the insulating film, no latch-up phenomenon occurs.
以上説明のように本発明に係る積層型CMOSゲートア
レイを用いれば、マスタースライス方式の大規模集積回
路を、ラッチアンプ現象を防止し且つ大幅に高集積化す
ることが可能になる。As described above, by using the stacked CMOS gate array according to the present invention, it becomes possible to prevent the latch amplifier phenomenon and significantly increase the degree of integration of a master slice type large-scale integrated circuit.
第1図は本発明に係る積層型CMOS基本セルの第1の
実施例を模式的に示す平面図(a)、A−A矢視断面図
(bl及びB−B矢視断面図(C1、第2図は第1の実
施例の等価回路図、
第3図は第1の実施例の変形例の要部を模式的に示す平
面図(al及びA−A矢視断面図(bl、第4図は第2
の実施例を模式的に示す平面図(al、A−A矢視断面
図(b)、B−B矢視断面図(C)、第5図は第2の実
施例の等価回路図、
第6図は2人力NANDゲートの回路図(al及び第8
図は従来のCMOSゲートアレイの基本セルの等価回路
図(a)及び模式平面図(b)である。
図において、
1はn−型Si基板、
2はフィールド酸化膜、
3はn型チャネルストッパ、
4a、4bは素子形成領域、
5は第1 (下層)のゲート酸化膜、
6は第1 (下層)のゲート電極、
7はp1型ソース領域、
8はp1型ドレイン領域、
9は第1の不純物ブロック用酸化膜、
10は第1の層間絶縁膜、
11はp−型再結晶Si (SOI)基体、12はp+
型SOI基体コンタクト領域、13は第2のゲート酸化
膜、
14は第2(上層)のゲート電極、
15はn゛型ソース領域、
16はnゝ型ドレイン領域、
17は第2の不純物ブロック用酸化膜、18は第2の眉
間絶縁膜、
19はコンタクト窓、
20はゲート電極の共通接続部、
21は下層絶縁膜、
22はソース引出し電極、
23はドレイン引出し電極、
24a 、 24b 、 25a 、 25bはコンタ
クト窓、26は不純物ブロック用酸化膜、
119a〜119fはマスタースライスで形成された配
線コンタクト窓、
pTrいpTr、は下層の
pチャネルMOSトランジスタ、
nTr +、nTr2は上層の
nチャネルMOSトランジスタ
を示す。
((1) 平 面 m
(b) A−Aヌ視断市図
(c) g−a3−オ(z、新dn 図2套、庇a
月1ニイ辰ろ差、2ト・七V第1−寅胞イタ・j内港1
民図y6i 図
hie月シ第1の宝施伸1の篤イ西回請第 2 図
((2) 平 面 図
Cb) A−A矢視lfT面図
第飴実旋合肋妾形例η輩部(田
33 図
叔卿第2ゆ蛭す価団路図
邦5m
(α)回路ダ (b)離線厚地図2人pNAND
デー1−図
第 6 図
(a)回路図 <b)配線薄地図
2人六NO尺γ゛−トの図
第 7 図
(θ、) 等イ@E々7路Fk1
(し)M弐gf−面図FIG. 1 is a plan view (a) schematically showing a first embodiment of a stacked CMOS basic cell according to the present invention, a cross-sectional view taken along the line A-A (bl), and a cross-sectional view taken along the line B-B (C1, FIG. 2 is an equivalent circuit diagram of the first embodiment, and FIG. 3 is a plan view schematically showing the main parts of a modification of the first embodiment. Figure 4 is the second
A plan view (al) schematically showing an embodiment of the present invention (A-A cross-sectional view (b), a B-B arrow cross-sectional view (C), FIG. 5 is an equivalent circuit diagram of the second embodiment, Figure 6 is a circuit diagram of a two-person NAND gate (al and 8th
The figures are an equivalent circuit diagram (a) and a schematic plan view (b) of a basic cell of a conventional CMOS gate array. In the figure, 1 is an n-type Si substrate, 2 is a field oxide film, 3 is an n-type channel stopper, 4a and 4b are element formation regions, 5 is a first (lower layer) gate oxide film, and 6 is a first (lower layer) gate oxide film. ), 7 is a p1 type source region, 8 is a p1 type drain region, 9 is a first impurity blocking oxide film, 10 is a first interlayer insulating film, 11 is a p-type recrystallized Si (SOI) Substrate, 12 is p+
13 is the second gate oxide film, 14 is the second (upper layer) gate electrode, 15 is the n-type source region, 16 is the n-type drain region, 17 is for the second impurity block oxide film, 18 is a second glabellar insulating film, 19 is a contact window, 20 is a common connection part of the gate electrode, 21 is a lower layer insulating film, 22 is a source extraction electrode, 23 is a drain extraction electrode, 24a, 24b, 25a, 25b is a contact window, 26 is an oxide film for impurity blocking, 119a to 119f are wiring contact windows formed by master slicing, pTr is a lower layer p-channel MOS transistor, nTr +, nTr2 are upper layer n-channel MOS transistors shows. ((1) Plane m (b) A-A Nu perspective city map (c) g-a3-o (z, new dn Figure 2 mantle, eaves a
Month 1 Nii Tatsuro Difference, 2 To.
Figure 2 ((2) Plan Cb) A-A arrow view lfT view Example of candy rotation and rib shape η Yabu (Ten 33 Zushukyo 2nd Yuhirusu Price Danro Zuko 5m (α) Circuit da (b) Layout thickness map 2 people pNAND
Data 1-Diagram 6 (a) Circuit diagram <b) Wiring thin map Diagram of 2 people 6 NO scale γ゛-to Figure 7 (θ,) Etc. −Side view
Claims (1)
型ソース領域及び反対導電型ドレイン領域を具備してな
る反対導電型チャネルMISトランジスタが形成され、 該反対導電型チャネルMISトランジスタ上に絶縁膜を
介して選択的に積層された反対導電型再結晶半導体基体
上に、前記第1のゲート電極に一端部が接続されて該第
1のゲート電極に沿って延在する第2のゲート電極と一
導電型ソース領域及び一導電型ドレイン領域を具備して
なる一導電型チャネルMISトランジスタが形成され、 該再結晶半導体基体に、該第2のゲート電極の他端部の
下部領域に接し且つ一導電型ソース領域及び一導電型ド
レイン領域と離隔した該再結晶半導体基体より高不純物
濃度の反対導電型基体コンタクト領域が選択的に設けら
れてなる積層構造の相補型基本セルを有し、該下層の反
対導電型チャネルMISトランジスタと上層の一導電型
チャネルMISトランジスタとが、該上層の一導電型チ
ャネルMISトランジスタの上部に絶縁膜を介して設け
られる共通の配線チャネルを用いて相互に配線接続され
ることを特徴とする積層型CMOSゲートアレイ。[Claims] An opposite conductivity type channel MIS transistor comprising a first gate electrode, a source region of an opposite conductivity type, and a drain region of an opposite conductivity type is formed on a semiconductor substrate of one conductivity type, and the opposite conductivity type A recrystallized semiconductor substrate of an opposite conductivity type selectively stacked on the channel MIS transistor via an insulating film has one end connected to the first gate electrode and extends along the first gate electrode. a one conductivity type channel MIS transistor comprising a second gate electrode, a one conductivity type source region and a one conductivity type drain region, the other end of the second gate electrode being formed on the recrystallized semiconductor substrate; A complementary basic structure having a laminated structure in which a substrate contact region of an opposite conductivity type with a higher impurity concentration than the recrystallized semiconductor substrate is selectively provided in contact with a lower region of the recrystallized semiconductor substrate and separated from a source region of one conductivity type and a drain region of one conductivity type. The channel MIS transistor of opposite conductivity type in the lower layer and the channel MIS transistor of one conductivity type in the upper layer have a common wiring channel provided above the channel MIS transistor of one conductivity type in the upper layer via an insulating film. A stacked CMOS gate array characterized in that the stacked CMOS gate array is interconnected using wires.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61284682A JPS63137450A (en) | 1986-11-28 | 1986-11-28 | Laminated type cmos gate array |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61284682A JPS63137450A (en) | 1986-11-28 | 1986-11-28 | Laminated type cmos gate array |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63137450A true JPS63137450A (en) | 1988-06-09 |
Family
ID=17681615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61284682A Pending JPS63137450A (en) | 1986-11-28 | 1986-11-28 | Laminated type cmos gate array |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63137450A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5376562A (en) * | 1992-03-02 | 1994-12-27 | Motorola, Inc. | Method for forming vertical transistor structures having bipolar and MOS devices |
US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
KR100305402B1 (en) * | 1998-12-30 | 2001-11-02 | 박종섭 | Manufacturing method of semiconductor device |
US11663391B2 (en) | 2021-08-25 | 2023-05-30 | International Business Machines Corporation | Latch-up avoidance for sea-of-gates |
-
1986
- 1986-11-28 JP JP61284682A patent/JPS63137450A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
US5376562A (en) * | 1992-03-02 | 1994-12-27 | Motorola, Inc. | Method for forming vertical transistor structures having bipolar and MOS devices |
KR100305402B1 (en) * | 1998-12-30 | 2001-11-02 | 박종섭 | Manufacturing method of semiconductor device |
US11663391B2 (en) | 2021-08-25 | 2023-05-30 | International Business Machines Corporation | Latch-up avoidance for sea-of-gates |
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