JP2703970B2 - Mos type semiconductor device - Google Patents

Mos type semiconductor device

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【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明はMOS型半導体装置に係り,特に基板面積を有効利用することを可能としたMOSトランジスタ構造およびこれを用いた集積回路に関する。 DETAILED DESCRIPTION OF THE INVENTION OBJECTS OF THE INVENTION (FIELD OF THE INVENTION) The present invention relates to a MOS type semiconductor device, in particular MOS transistor structure and integrated using the same made it possible to effectively use the substrate area It relates to a circuit.

(従来の技術) 半導体集積回路,なかでもMOSトランジスタを用いた集積回路は,高集積化の一途を辿っている。 (Prior Art) A semiconductor integrated circuit, an integrated circuit using a Above all MOS transistors are steadily high integration. この高集積化に伴って,その中で用いられているMOSトランジスタはサブミクロン領域まで微細化が進んでいる。 Along with the increase in the degree of integration, MOS transistor is progressing miniaturization to the submicron region used therein. ディジタル回路の基本回路はインバータ回路であるが,このインバータ回路を構成するMOSトランジスタの微細化が進むと様々な弊害が出てくる。 The basic circuit of digital circuits is an inverter circuit, come out various adverse effects when miniaturization of the MOS transistor constituting the inverter circuit is advanced. 第1に,MOSトランジスタのゲート寸法が小さくなると,いわゆる短チャネル効果によってソース・ドレイン間にパンチスルーが生じ,リーク電流を抑制することが困難になる。 First, when the gate size of the MOS transistor is reduced, punch through occurs between the source and the drain by the so-called short channel effect, it is difficult to suppress the leakage current. その結果インバータ回路のスタンバイ電流は増加する。 Its standby current results inverter circuit is increased. 第2に,MOSトランジスタの内部電界が高くなり,ホット・キャリア効果によってトランジスタのしきい値や相互コンダクタンスの変動が生じ,トランジスタ特性の劣化,そして回路特性(動作速度,動作マージンなど)の劣化が生じる。 Second, the internal electric field of the MOS transistor is increased, variation in the threshold and mutual conductance of the transistors by hot carrier effect occurs, deterioration of the transistor characteristics, and the circuit characteristics (operating speed, operating margin, etc.) degradation of occur. 第3 Third
に,微細化によりゲート長が短くなったとしても,必要な電流量を確保するためにはゲート幅はある程度以上とらなくてはならず,その結果インバータ回路の占有面積を十分に小さくすることが難しい。 To, as the gate length is shortened by the miniaturization, in order to secure the necessary amount of current must not not take the gate width to some extent above, be sufficiently small area occupied by the resulting inverter circuit difficult. 例えばダイナミック For example, dynamic
RAM(DRAM)において,メモリセルの微細化技術が目覚ましく進んでいるが,周辺回路では必要な電流量を確保する上でゲート幅を小さくする訳にはいかない部分が多く,これがDRAMチップ全体としての小型化を阻害している。 In RAM (DRAM), although miniaturization technology of the memory cell is advanced remarkably, the portion we can not reduce the gate width on the peripheral circuit to ensure the amount of current required number, which is the entire DRAM chip and inhibits miniaturization.

また、ゲート電極を多結晶シリコン膜で形成した場合、この多結晶シリコン膜抵抗とゲート・キャパシタで構成されるCR時定数によりゲート電極への信号伝搬に遅れが生じる。 Also, when forming the gate electrode of a polycrystalline silicon film, a delay occurs due to the CR time constant composed of the polycrystalline silicon film resistor and gate capacitor to the signal propagation to the gate electrode. 素子の微細化により、ゲート酸化膜厚みが減少し、スイッチング速度が向上することによって、このゲート電極での信号遅延がインバータのスイッチング時間の大部分を占めるようになっている。 The miniaturization of elements will reduce the gate oxide thickness, by the switching speed is improved, the signal delay in the gate electrode is adapted to the majority of the switching time of the inverter. 更にソース, Moreover source,
ドレインの接合容量も微細化に伴って基板濃度の増加により増大しており、スイッチング速度の低下をもたらす原因となっている。 Junction capacitance of the drain is also increased by increasing the substrate concentration with the miniaturization has caused the results in decreased switching speed.

(発明が解決しようとする課題) 以上のように従来のMOS集積回路技術では,インバータ回路のリーク電流の抑制が困難であり,ホット・キャリア効果による信頼性の低下が生じ,また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない,またゲート電極での遅延が大きく、ゲート幅を長くできない、といった問題があった。 The (0006) above the conventional MOS integrated circuit technology, it is difficult to suppress the leakage current of the inverter circuit, it caused a decrease in reliability due to hot carrier effect and the required amount of current can not easily reduce the occupied area of ​​the circuit from the requirements of ensuring, also increases the delay at the gate electrode can not be long gate width, there is a problem. 同様の問題は、インバータ回路に限らず、フリップフロップ回路を構成した場合にも存在する。 Similar problems are not limited to the inverter circuit, also present in case where the flip-flop circuit.

本発明は,この様な問題を解決したMOS型半導体装置を提供することを目的とする。 The present invention aims to provide a MOS type semiconductor device that solves such problems.

[発明の構成] (課題を解決するための手段) 本発明によるMOSトランジスタは、半導体基板上に溝によって分離されて配列形成された複数の柱状半導体層を用いて構成する。 MOS transistor according to [Configuration of the Invention (Means for Solving the Problems) The present invention is constructed using a plurality of pillar-shaped semiconductor layers arranged formed are separated by a groove on a semiconductor substrate. これら複数の柱状半導体層の側面にはゲート絶縁膜が形成され、かつこれらの柱状半導体層を取囲むように溝に連続的にゲート電極が配設される。 These are aspects of a plurality of pillar-shaped semiconductor layer a gate insulating film is formed, and continuously gate electrode is disposed in the groove so as to surround these columnar semiconductor layer.
各柱状半導体層の上面および溝底部にはそれぞれソース,ドレイン拡散層が形成され、第1の主電極が複数の柱状半導体層の上面拡散層に共通接続され、第2の主電極が溝底部の拡散層に接続される。 Each of the upper surface and the groove bottom portion of each pillar-shaped semiconductor layer source and to the drain diffusion layer is formed, a first main electrode connected in common to the upper surface diffusion layer of the plurality of pillar-shaped semiconductor layer, a second main electrode of the groove bottom portion It is connected to the diffusion layer.

一つのMOSトランジスタを構成する複数の柱状半導体層は、好ましくはそのパターン寸法を最小加工寸法程度とし、また柱状半導体層間の距離を最小加工寸法の2〜 A plurality of pillar-shaped semiconductor layers constituting one MOS transistor is preferably the pattern size of about the minimum processing dimension, also 2 to the minimum feature size of the distance of the columnar semiconductor layers
3倍程度以下とする。 About three times less than that.

本発明においてはまた、上述のようなMOSトランジスタを用いてインバータやフリップフロップ等の集積回路の基本回路が構成される。 Also in the present invention, the basic circuit of the integrated circuit such as an inverter or a flip-flop is constructed using MOS transistors as described above.

(作用) 本発明の構造においては,MOSトランジスタのサブスレッショルド特性が急峻で,サブスレッショルド・スイングが極めて小さい。 In the structure of (action) the present invention, the sub-threshold characteristics of the MOS transistor is steep, very small subthreshold swing. これは後に詳細に説明するように, This is because, as will be described in detail later,
ゲートのチャネルに対する制御性が強いことによる。 Due to control over the gate channel is strong. このためインバータ回路等のリーク電流は効果的に抑制される。 Therefore leakage currents such as the inverter circuit is effectively suppressed.

また柱状半導体層の側壁がチャネル領域となり,チャネル領域が通常の平面構造のMOSトランジスタのようにフィールド領域に接する部分がない。 The sidewalls of the pillar-shaped semiconductor layer becomes a channel region, the channel region is no portion in contact with the field region as MOS transistors of the conventional planar structure. 従ってフィールド端の高電界のチャネル領域への影響ということがなく, Therefore there is no fact that the influence of the high electric field in the channel region of the field edge,
ホット・キャリア効果が抑制される。 Hot carrier effect is suppressed. また,占有面積を大きくすることなく,柱状半導体層の高さ,即ち溝の深さを大きくしてチャネル長を長くすることができ,これもホット・キャリア効果の抑制に有効となる。 Further, without increasing the occupied area of ​​the columnar semiconductor layer height, i.e. by increasing the depth of the grooves can be made longer channel length, which is also effective in suppressing the hot carrier effect. そしてこのホット・キャリア効果の抑制により,高信頼性のインバータ回路やフリップフロップ回路が得られる。 And the suppression of the hot carrier effect, high reliability of the inverter circuit and a flip-flop circuit is obtained.

更に,複数の柱状半導体層の周囲を取り囲むようにチャネル領域を設けるため,大きいゲート幅を小さいチップ占有面積で実現することができ,ある程度大きい電流量を必要とする部分で特に占有面積縮小に大きい効果が得られる。 Furthermore, to provide the channel region so as to surround the plurality of pillar-shaped semiconductor layer, it is possible to realize a large gate width smaller area occupied by the chip, especially large occupied area reduction at a portion that requires a relatively large amount of current effect can be obtained. 更に,一つの柱状半導体層のパターン寸法を例えば最小加工寸法程度の小さい矩形とすれば(実際には加工上の丸まりにより丸型形状となるが)、動作時に容易に溝底部のドレイン層から伸びる空乏層が柱状半導体層領域をその下の半導体層領域から電気的に分離する状態、或いは側面から伸びる空乏層で柱状半導体層が内部が空乏化する状態が得られる。 Furthermore, if the pattern dimensions of a pillar-shaped semiconductor layer and the small rectangular for example of the order of the minimum feature size (actually a round shape by the machining circle on Mari in), easily extend from the drain layer of the groove bottom at the time of operation depletion state to electrically isolate the pillar-shaped semiconductor layer region from the semiconductor layer region of the underlying, or columnar semiconductor layer in the depletion layer extending from the side surface is a state where the inside is depleted obtained. これも、サブスレッショルド特性の改善につながり、また,基板バイアス依存性が極めて小さい特性を得ることを可能とする。 This also leads to improvement of subthreshold characteristic, also makes it possible substrate bias dependency obtain a very small characteristic.

また、基板の単位面積当りのゲート幅利用率が高いから、同じゲート幅で比較した時に通常の平坦構造のMOS Further, since the gate width utilization rate per unit area of ​​the substrate is high, the conventional planar structure when compared with the same gate width MOS
トランジスタに比べてソース,ドレインの接合面積を極めて小さいものとすることができる。 It can be made source, very small bonding area of ​​the drain than a transistor. これにより動作速度の向上が図られる。 Thus improvement of the operating speed can be achieved. ゲート電極が複数の柱状半導体層を取囲むように配設されるからゲート電極での信号遅延も小さくなり、これも動作速度の向上に寄与する。 Since the gate electrode is disposed to surround the plurality of pillar-shaped semiconductor layer signal delay in the gate electrode is also reduced, which also contributes to the improvement of the operating speed.

(実施例) 以下,本発明の実施例を図面を参照して説明する。 (Example) Hereinafter, an embodiment of the present invention with reference to the drawings.

第1図(a)(b)は,一実施例のCMOSインバータ回路の平面図と等価回路図である。 Figure 1 (a) (b) is a plan view and an equivalent circuit diagram of a CMOS inverter circuit of an embodiment. 第2図(a), Figure 2 (a),
(b),(c)および(d)はそれぞれ,第1図(a) (B), (c) and (d) respectively, FIG. 1 (a)
のA−A′,B−B′,C−C′およびD−D′断面図である。 Of A-A ', B-B', a C-C 'and D-D' cross section. シリコン基板1にn型ウェル2およびp型ウェル3 n-type well 2 and the p-type well 3 in the silicon substrate 1
が形成され,それぞれのウェル領域に溝4に囲まれて島状に突起する複数の柱状シリコン層5および6が配列形成されている。 There are formed a plurality of pillar-shaped silicon layer 5, and 6 which protrudes into and is surrounded by a groove 4 islands to each well region is formed and arranged. 2行×4列の柱状シリコン層5によりMO MO The pillar-shaped silicon layer 5 of 2 rows × 4 columns
SトランジスタQ Pが形成され、2行×2列の柱状シリコン層6によりnチャネルMOSトランジスタQ Nが形成されている。 S transistor Q P is formed, n-channel MOS transistor Q N is formed by the pillar-shaped silicon layer 6 of 2 rows × 2 columns. MOSトランジスタQ P ,Q Nは,各柱状シリコン層 MOS transistor Q P, Q N are each columnar silicon layers
5,6の側壁全体をチャネル領域として,縦型構造をもって構成されている。 5,6 entire sidewall as a channel region, and is configured with a vertical structure. 即ち,溝4内の素子分離領域には素子分離酸化膜が形成され,シリコン層5,6の外周面にはゲート酸化膜7が形成され,この外周を取り囲むようにゲート電極8が溝4に埋め込まれて連続的に配設されている。 That is, the device isolation region in the trench 4 is formed an element isolation oxide film, the gate oxide film 7 is formed on the outer circumferential surface of the silicon layer 5 and 6, the gate electrode 8 is a groove 4 so as to surround the outer periphery embedded in are continuously arranged. このゲート電極8は例えば,p +型またはn +型多結晶シリコン膜を堆積し,これをレジストプロセスと反応性イオンエッチング等の異方性エッチングにより柱状シリコン層5および6の側面部と,両トランジスタのゲート電極の結合部となる平坦部に残すことにより得られる。 The gate electrode 8, for example, by depositing a p + -type or n + -type polycrystalline silicon film, the side surface portion of the pillar-shaped silicon layer 5, and 6 which as a resist process by anisotropic etching of a reactive such as ion etching, both obtained by leaving a flat portion serving as a coupling portion of the gate electrode of the transistor. このゲート電極8の形成後,p型不純物のイオン注入によって複数の柱状シリコン層5の各上面にソース拡散層9,溝底部にドレイン拡散層10が形成され,同様にn型不純物のイオン注入によりnチャネル側のソース,ドレイン層11,12が形成される。 After formation of the gate electrode 8, the source diffusion layer 9 on the upper surfaces of the plurality of pillar-shaped silicon layer 5 by ion implantation of p-type impurity, the drain diffusion layer 10 is formed in the groove bottom, likewise by ion implantation of n-type impurity n-channel side of the source, drain layers 11 and 12 are formed. なお複数の柱状シリコン層5のそれぞれの間、および複数の柱状シリコン層6のそれぞれの間の溝領域には,ゲート電極形成前にそれぞれ予めドレイン拡散層10,12の一部が形成される。 Note during each of the plurality of pillar-shaped silicon layer 5, and the plurality of groove region between each of the pillar-shaped silicon layer 6, a part of the drain diffusion layers 10, 12 advance, respectively before the gate electrode formation is formed. こうして素子形成された基板は,CVD酸化膜13により覆われ,これにコンタクト孔が開けられてAl膜の蒸着,パターニングにより,必要な端子配線,即ちV CC配線14,V SS配線, The substrate thus being elements formed, is covered by a CVD oxide film 13, to which the contact hole is drilled deposition of the Al film, by patterning the required terminal wiring, i.e. V CC wiring 14, V SS line,
入力端子(Vin)配線16,出力端子(Vout)配線17が形成されている。 An input terminal (Vin) wiring 16, an output terminal (Vout) wiring 17 are formed.

この実施例ではインバータ回路の動作における各トランジスタのチャネル反転時に,それぞれの柱状シリコン層領域がドレイン層から伸びる空乏層により,それ以下の領域から電気的に分離される状態となるように,素子パラメータが設定される。 The channel when the inversion of each transistor in the operation of the inverter circuit in this embodiment, the depletion layer each of the pillar-shaped silicon layer region extending from the drain layer, so that the state of being electrically isolated from the lower region, the element parameters There is set. 特に好ましくは、一つの柱状シリコン層のパターン寸法が最小加工寸法程度に設定される。 Particularly preferably, the pattern dimension of a pillar-shaped silicon layer is set to about the minimum feature size. 具体的にはpチャネルMOSトランジスタQ P側の一つのシリコン層についてその様子を第3図に示す。 Specifically illustrating such a state in FIG. 3 for one of the silicon layer of p-channel MOS transistor Q P side. 溝底部に形成されたドレイン12から挟み込むように伸びる空乏層19が互いに接触する状態になると,柱状シリコン層6はその下の基板領域からは分離されてフローティング状態になる。 When a state in which the depletion layer 19 extending so as to sandwich from the drain 12 formed in the groove bottom portion are in contact with each other, the pillar-shaped silicon layer 6 is in a floating state is separated from the substrate region beneath it. 例えばこのような条件を満たすためには,p For example, in order such conditions are satisfied, p
型ウェル3の不純物濃度を3×10 16 /cm 3 ,柱状シリコン層3の幅を1μm,ゲート酸化膜厚を120Åとすればよい。 -Type well 3 the impurity concentration 3 × 10 16 / cm 3 of the width of the pillar-shaped silicon layer 3 1 [mu] m, a gate oxide film thickness may be set to 120 Å. nチャネル側についても同様の条件を満たすようにする。 To a similar condition is satisfied even for n-channel side.

この実施例によるインバータ回路の利点を,従来構造と比較しながら具体的に明らかにする。 The advantages of inverter circuit according to this embodiment, specifically reveals in comparison with the conventional structure. この実施例の構造では,MOSトランジスタのチャネル長はほぼ,溝4の深さである。 In the structure of this embodiment, the channel length of the MOS transistor are substantially the depth of the groove 4. いま必要なチャネル幅が,pチャネルMOSトランジスタQ Pで38.4μm,nチャネルMOSトランジスタで19. 19 now required channel width, 38.4μm a p-channel MOS transistor Q P, an n-channel MOS transistor.
2μmとする。 And 2μm. 柱状シリコン層5および6の矩形平面の1辺を1μmとすると,pチャネルMOSトランジスタQ PおよびnチャネルMOSトランジスタQ Nの柱状シリコン層5 When one side of the rectangular plane of the pillar-shaped silicon layer 5, and 6 and 1 [mu] m, the pillar-shaped silicon layer of p-channel MOS transistor Q P and an n-channel MOS transistor Q N 5
および6の数を第1図(a)に示すようにそれぞれ8個および4個とすることにより、希望するチャネル幅が得られる。 And by a number of 6 to eight and four, respectively, as shown in FIG. 1 (a), the channel width is obtained the desired. このとき第1図(a)のパターンでの占有面積はほぼ,5.4×12.3=66.4μm 2である。 The area occupied by the pattern of FIG. 1 this time (a) is substantially a 5.4 × 12.3 = 66.4μm 2. 比較のため,従来の平面構造で同様の電流駆動能力をもつCMOSインバータ回路を構成した場合のパターンを,第23図に示す。 For comparison, a pattern in the case of a CMOS inverter circuit having the same current driving capability in the conventional planar structure, shown in FIG. 23. チャネル長はpチャネル,nチャネル共に0.5μmとし,チャネル幅は,pチャネル側が38.4μm,nチャネル側が19.2 Channel length was 0.5 [mu] m p-channel, n-channel both, the channel width, p-channel side 38.4Myuemu, n-channel side 19.2
μmである。 It is μm. このときインバータ回路の占有面積はほぼ,3×60.6=181.8μm 2となる。 Area occupied by the time the inverter circuit is substantially becomes 3 × 60.6 = 181.8μm 2.

以上の比較結果から明らかなように,この実施例によれば,回路占有面積を大幅に低減することができる。 As apparent from the above comparison result, according to this embodiment, it is possible to significantly reduce the circuit area occupied. 必要な電流量が小さい部分即ち,チャネル幅が小さくてもよい部分では,もともと回路占有面積に占めるコンタクト孔面積の割合いが大きい。 Partial amount required current is small i.e., in good parts throughout the channel width is small, originally a large proportion physician contact hole area occupied on a circuit occupancy area. そしてこのコンタクト孔面積は本発明でも従来構造でも異ならない。 Then the contact hole area do not differ in the conventional structure in the present invention. 従って本発明による占有面積の縮小という効果が大きく発揮されるのは,チャネル幅が大きい回路部分である。 Thus the effect of reduction of the area occupied by the present invention is exhibited largely, the channel width is large circuit portion. この意味で本発明は例えばDRAM等の周辺回路部に適用して大きい効果が得られる。 The present invention in this sense is obtained a large effect when applied to the peripheral circuit portion such as a DRAM, for example. DRAMにおいては,メモリセルに溝掘りキャパシタ構造を導入して高集積化する技術が今後有望であるが,このメモリセル領域での溝掘りと同時に,周辺回路のインバータ部分の溝掘りを行えば,工程的にも有利である。 In DRAM, a technology for highly integrated by introducing grooving capacitor structure in a memory cell is promising future, simultaneously with grooving in the memory cell region, by performing the grooving of the inverter portion of the peripheral circuit, process specific to is also advantageous.

第19図(a)(b)は,それぞれ従来の平面構造pチャネルMOSトランジスタと実施例のpチャネルMOSトランジスタのサブスレッショルド特性を示している。 Fig. 19 (a) (b) are each an subthreshold characteristics of the p-channel MOS transistors of the conventional planar structure p-channel MOS transistor embodiment. チャネル幅/チャネル長はいずれも,W/L=8.0μm/0.8μmである。 Both the channel width / channel length is W / L = 8.0μm / 0.8μm. この実施例でのチャネル幅Wとチャネル長Lの関係を第18図に判り易く示した。 The relationship between the channel width W and channel length L in this embodiment shown clarity in FIG. 18. ゲート酸化膜も等しく200 Gate oxide film equally 200
Åであり,測定条件はドレイン電圧Vd=0.05Vとし,基板バイアスはVsub=0,2,4,6[V]と変化させた。 A Å, measurement conditions and the drain voltage Vd = 0.05 V, the substrate bias was varied and Vsub = 0,2,4,6 [V]. この実施例のトランジスタでは従来構造と比較して明らかにサブスレッショルド特性が急峻である。 In the transistor of the embodiment clearly subthreshold characteristics as compared with the conventional structure is steep. またそのスイングS(=dVg/d(log Id))が,従来構造では98mV/deca Also the swing S (= dVg / d (log Id)) is, in the conventional structure 98mV / deca
deであるのに対し,この実施例では,72mV/decadeと非常に小さい。 To which the a de, in this embodiment, very small 72 mV / decade. これはこの実施例の場合,ゲートのチャネルに対する制御性が強いことを示している。 If this is the example shows that control over channel gates strong. 特に単位シリコン層の寸法が小さい場合には、ゲート電圧印加時にシリコン層が容易に完全空乏化し、ゲート電圧に対するチヤネル電位の変化が大きくなるため、その効果が顕著に現れる。 Especially when the dimensions of the unit the silicon layer is small, the silicon layer is easily turned into completely depleted when the gate voltage is applied, the change in the channel potential to the gate voltage is increased, the effect is remarkable. そしてこのサブスレッショルド特性のため,この実施例ではインバータ回路のスタンバイ電流を抑制することができるという利点が得られる。 And because of this sub-threshold characteristics, advantage in this embodiment it is possible to suppress the standby current of the inverter circuit can be obtained. 第19図(a) Fig. 19 (a)
(b)の比較から明らかなようにこの実施例においては,ドレイン電流が立上がる領域即ちチャネル反転を生じる領域での基板バイアスVsubによるバラツキがない。 In this embodiment, as is apparent from a comparison of (b), there is no variation due to the substrate bias Vsub in the region generated a region or channel inversion drain current rises.
これは,第3図で説明したようにこの実施例の場合,チャネル反転時には,ドレイン層からの空乏層によりトランジスタ部分が実質的にそれ以下の基板領域から電気的に分離されるからである。 This is because, in the case of this embodiment as described in FIG. 3, the channel inversion is because the transistor portion by a depletion layer from the drain layer are electrically isolated from a substantially less substrate area. この結果,基板ノイズに対してもこの実施例の回路は強い耐性を示す。 As a result, the circuit of this embodiment is also the substrate noise highly resistant.

第20図(a)(b)は,この実施例のインバータ回路におけるnチャネルMOSトランジスタについて,ホットキャリア効果ストレスをかけた時の相互コンダクタンスの劣化量ΔGm/Gmoおよびドレイン電流の劣化量ΔIds/Id Figure 20 (a) (b), for the n-channel MOS transistor in the inverter circuit of this embodiment, the deterioration amount .DELTA.Ids / Id deterioration amount ΔGm / Gmo and drain current of the transconductance when applying a hot carrier effect stress
soのストレス時間依存性を,従来構造のnチャネルMOS The stress time dependent so, n-channel MOS conventional structure
トランジスタと比較して示している。 It is shown in comparison with the transistor. このデータから, From this data,
この実施例の構造では特性の劣化量が少なく,信頼性が向上していることが分る。 Less deterioration of characteristics in structure of this embodiment, it can be seen that reliability is improved. そしてこのような高信頼性のトランジスタを用いたインバータ回路は,動作速度や動作マージンの点で有利である。 The inverter circuit using such a reliable transistor is advantageous in terms of operating speed and operating margin.

第22図(a)(b)は,従来構造と本発明の構造でのトランジスタの静特性を比較して示している。 Figure 22 (a) (b) shows a comparison of the static characteristics of the transistor in the structure of the conventional structure and the present invention. チャネル幅Wとチャネル長Lが,W/L=4.0μm/0.8μm,ゲート酸化膜厚がTox=200Å,基板バイアス電圧がVsub=0Vであり,第21図に示すように従来構造ではこれが占有面積5 The channel width W and channel length L of a W / L = 4.0μm / 0.8μm, the gate oxide film thickness Tox = 200 Å, the substrate bias voltage Vsub = 0V, which is occupied by the conventional structure as shown in FIG. 21 area 5
×6=30μm 2に形成され,本発明においては5×2.4= × 6 = formed in 30 [mu] m 2, in the present invention 5 × 2.4 =
12μm 2に形成されている。 It is formed in 12 [mu] m 2. 以上のように本発明のものではトランジスタ面積が1/2以下であっても,従来構造と等しいドレイン電流が得られており,高い駆動能力をもっている。 Even 1/2 or less the transistor area intended of the present invention as described above, is equal to the conventional structure drain current is obtained, it has a high driving capability. 従って本発明の実施例により,各種集積回路の高集積化を図ることができる。 Thus the embodiment of the present invention, it is possible to achieve high integration of various kinds of integrated circuits.

上記実施例では,nチャネルMOSトランジスタとpチャネルMOSトランジスタのゲート電極8を連続的に共通に形成しているが,チャネルの構成の仕方によってこれらを異ならせる場合もある。 In the above embodiment, although an n-channel MOS transistor and the p-channel MOS transistor gate electrode 8 of the common continuously, sometimes varying these by way of the configuration of the channel. その場合の実施例のパターンを第1図(a)に対応させて第4図に示す。 A pattern example of the case to correspond to FIG. 1 (a) shown in FIG. 4 in. pチャネル側のゲート電極8 1とnチャネル側のゲート電極8 2を別々に形成して,これらを入力配線16で共通接続している。 The gate electrode 82 of the gate electrode 81 and the n-channel side of the p-channel side formed separately, is common connecting the input lines 16. これにより,僅かに面積は増加するが,各トランジスタの特性の最適化が可能になる。 Thus, although slightly area increases, it is possible to optimize the characteristics of the transistors.

本発明は,CMOSインバータ以外のインバータ回路にも同様に適用することが可能である。 The present invention can be similarly applied to the inverter circuits other than CMOS inverter. そのような他の実施例を次に説明する。 Such other examples will be described. なお以下の図面で,第1図,第2図と対応する部分にはそれらと同一符号を付して詳細な説明は省略する。 Note In the following drawings, FIG. 1, parts corresponding to FIG. 2 is a detail denoted by the same and their code description will be omitted.

第5図(a)(b)は,E/R型インバータ回路の実施例を示す平面図とその等価回路である。 Figure 5 (a) (b) is an equivalent circuit and a plan view showing an embodiment of the E / R type inverter circuit. 第6図(a), Figure 6 (a),
(b)はそれぞれ,第5図(a)のA−A′,B−B′断面図である。 (B), respectively, A-A of FIG. 5 (a) ', B-B' is a cross-sectional view. p型シリコン層3(ウェルでも,基板そのものでもよい)に先の実施例と同様に溝4により複数の(図では2個の)柱状シリコン層6を形成し,この柱状シリコン層6に先の実施例と同様にnチャネル,EタイプのMOSトランジスタQ Nを形成している。 (Even well, which may be a substrate itself) p-type silicon layer 3 in the previous examples as well as by the grooves 4 more (two in the figure) to form a pillar-shaped silicon layer 6, previous to the pillar-shaped silicon layer 6 n-channel in the same manner as in example, to form a MOS transistor Q n E-type. そして,このトランジスタに隣接して,負荷素子Rとして,例えば多結晶シリコン膜による抵抗体20を形成している。 Then, adjacent to the transistor, as a load element R, to form a resistor 20 by, for example, polycrystalline silicon film.

この実施例によれば,第1図と比較して明らかなように更に占有面積の縮小が可能になる。 According to this embodiment, further allows the reduction of the occupied area As is obvious from comparison with Figure 1.

第7図(a)(b)は,E/D型インバータの実施例を示す平面図とその等価回路である。 Figure 7 (a) (b) is an equivalent circuit and a plan view showing an embodiment of the E / D inverter. 第8図(a),(b) Figure 8 (a), (b)
はそれぞれ,第7図(a)のA−A′,B−B′断面図である。 Are each a A-A ', B-B' sectional view of FIG. 7 (a). この実施例では,p型シリコン層3に二つずつの柱状シリコン層6 1 ,6 2を形成し,それぞれにやはり先の実施例と同様にしてドライバ用のnチャネル,EタイプのMO In this embodiment, the pillar-shaped silicon layer 61 one by two into p-type silicon layer 3, 6 2 is formed, n-channel for the driver in the same manner as the still previous embodiments each, E type MO
SトランジスタQ NEと負荷用のnチャネル,DタイプのMOS N channel for the load and the S transistor Q NE, D type of MOS
トランジスタQ NDを形成している。 Forming a transistor Q ND. この場合,負荷側の In this case, the load side
MOSトランジスタはDタイプであるから,柱状シリコン層6 2の側壁にはn型層21を形成する工程が必要である。 MOS transistors because a D-type, the sidewall of the pillar-shaped silicon layer 6 2 is required to form the n-type layer 21.

第9図(a)(b)は,E/E型インバータ回路の実施例の平面図とその等価回路である。 Figure 9 (a) (b) is a plane view and an equivalent circuit of the embodiment of E / E inverter circuit. 第10図(a),(b) Figure 10 (a), (b)
はそれぞれ,第9図(a)のA−A′,B−B′断面図である。 Are each a A-A ', B-B' sectional view of FIG. 9 (a). この実施例は,ドライバ,負荷共にEタイプ,nチャネルMOSトランジスタQ NE1 ,Q NE2としている点,および負荷側のゲートをV CC配線14に接続している点を除き,先の実施例と同様である。 This embodiment, driver, load both E-type, that is with the n-channel MOS transistor Q NE1, Q NE2, and the gate of the load side except that connects to V CC wiring 14, similarly to the previous embodiment it is.

第11図(a)(b)は,ダイナミック型インバータ回路の実施例の平面図とその等価回路である。 Figure 11 (a) (b) is a plane view and an equivalent circuit of the embodiment of a dynamic inverter circuit. 第12図(a),(b)はそれぞれ,第11図(a)のA−A′,B Figure 12 (a), (b), respectively, A-A of FIG. 11 (a) ', B
−B′断面図である。 -B 'is a cross-sectional view. この実施例は,負荷側のゲート端子に対して独立の端子配線22を設けて,入力端子Vinの反転増幅された信号φ Bが入るようにしている点を除き,基本的に先の実施例と同じである。 This embodiment, independent terminals wiring 22 is provided to the gate terminal of the load side, except that the inverted amplified signal phi B input terminal Vin is to enter, basically above Example is the same as that.

以上のE/R型インバータ,E/D型インバータ,E/E型インバータ,ダイナミック型インバータは,nチャネルMOSトランジスタのみで構成されており,ウェル分離領域を必要とせず,それだけ工程が簡単であり,また占有面積の縮小も図られる。 More E / R type inverter, E / D inverter, E / E inverter, dynamic inverter is composed of only n-channel MOS transistors, without the need for a well isolation region, is simple to correspondingly process , also be achieved even reduction in occupied area. 同様の構成は,pチャネルMOSトランジスタのみを用いて構成することが可能である。 Similar configurations can be constructed using only p-channel MOS transistor. 以上の説明では,ゲート電極が柱状半導体層の外周を完全に取囲む場合のみ示したが,ゲート電極が完全な閉路を構成しない場合も本発明は有効である。 In the above description, although the gate electrode is shown only if completely surrounds the outer periphery of the columnar semiconductor layer, but the present invention when the gate electrode does not constitute a complete closing is effective.

以上では、複数のシリコン層を用いて構成されるMOS In the above, MOS constructed using a plurality of silicon layers
トランジスタをインバータ回路に適用した実施例を説明したが、他の回路にも同様に本発明を適用することができる。 Having described the embodiments of applying the transistor to the inverter circuit, also other circuits can be applied similarly present invention. 例えば、各種集積回路の基本回路としてフリップフロップがある。 For example, there is a flip-flop as a basic circuit for various kinds of integrated circuits. そこで次にフリップフロップ回路に本発明を適用した実施例を説明する。 Therefore the following examples in which the present invention is applied to the flip-flop circuit will be described.

第13図(a)(b)は、本発明をDRAMのビット数センスアンプに適用した実施例の平面図とそのA−A′断面図である。 Figure 13 (a) (b) is a plane view and an A-A 'sectional view of the embodiment of the present invention is applied to the bit number sense amplifier of the DRAM. 第14図はその等価回路を示している。 FIG. 14 shows an equivalent circuit thereof.

第13図(a)(b)に示しているのは、二つのnチャネルMOSトランジスタQ 1 ,Q 2からなるフリップフロップにより構成したNMOSセンスアンプ部である。 What is shown in FIG. 13 (a) (b) is a NMOS sense amplifier unit constituted by the flip-flop consisting of two n-channel MOS transistors Q 1, Q 2. シリコン基板31にp型ウェル32が形成され、このp型ウェル32内に溝33に囲まれて島状に突起する複数の柱状シリコン層34 p-type well 32 is formed on the silicon substrate 31, a plurality of pillar-shaped silicon layer 34 which protrudes in an island shape surrounded by the grooves 33 in the p-type well 32
(34 1 ,34 2 ,…)が形成されている。 (34 1, 34 2, ...) are formed. MOSトランジスタQ MOS transistor Q
1はそのなかの二つのシリコン層34 31 ,34 32を用いて、またもう一方のMOSトランジスタQ 2は他の二つのシリコン層34 21 ,34 22を用いてそれぞれ構成されている。 1 using two silicon layers 34 31, 34 32 therein, also of the other MOS transistor Q 2 is constituted respectively by using the other two silicon layers 34 21, 34 22. 即ちそれぞれ二つずつのシリコン層34 2 ,34 3の外周面にゲート絶縁膜35が形成され、この外周面を取囲むように多結晶シリコン膜からなるゲート電極36が溝内に埋込み形成されている。 That is, the gate insulating film 35 on the outer peripheral surface of the silicon layer 34 2, 34 3 of the two by two, respectively is formed, a gate electrode 36 made of polycrystalline silicon film so as to surround the outer peripheral surface is buried in the groove there. シリコン層34 2 ,34 2の上面および溝33にドレイン,ソースとなるn +型拡散層37,38が形成されている。 Drain in the silicon layer 34 2, 34 2 of the top surface and the groove 33, n + -type diffusion layer 37, 38 serving as a source is formed. 対をなすビット線39 1 ,39 2は、多結晶シリコン膜によってそれぞれMOSトランジスタQ 1 ,Q 2のドレイン即ちシリコン層34 2 ,34 3の上面のn +型拡散層37にコンタクトさせて配設されている。 Bit lines 39 1 paired, 39 2, polycrystalline silicon film by MOS transistors Q 1 respectively, drains i.e. silicon layer 34 and second Q 2, 34 3 of the upper surface of the n + -type diffusion layer 37 is contact with arranged It is. MOSトランジスタQ 1のゲート電極36は、第13図(a)のレイアウトで右斜め下にあるシリコン層34 4上まで取出され、ビット線39 2はここでこのゲート電極36にコンタクトさせている。 The gate electrode 36 of the MOS transistor Q 1 is withdrawn until the Figure 13 silicon layer 34 on 4 in lower right in the layout of (a), the bit line 39 2 is made to contact where the gate electrode 36. MOSトランジスタQ 2のゲート電極36は、第13図(a)のレイアウトで左斜め上にあるシリコン層34 1上まで取出され、ビット線39 1はここでこのゲート電極36にコンタクトさせている。 The gate electrode 36 of the MOS transistor Q 2 are taken out to the silicon layer 34 on one of the left diagonally on the layout of FIG. 13 (a), the bit line 39 1 is brought into contact wherein the gate electrode 36. 即ち柱状シリコン層34 1 ,34 4はMOSトランジスタを形成するために設けられている訳ではなく、ビット線をゲート電極に接続する際のビット線コンタクトを確実にするための台座として設けられている。 That pillar-shaped silicon layer 34 1, 34 4 are not necessarily provided for forming a MOS transistor, is provided as a seat for ensuring a bit line contact for connecting a bit line to the gate electrode . これらのシリコン層34 1 ,34 4上にゲート電極を取出することにより、ドレイン層とゲート電極コンタクト部がほぼ同じ平面になり、ビット線のコンタクト孔の深さが均一にできるからである。 By that taking these silicon layers 34 1, 34 4 gate electrode on the drain layer and a gate electrode contact portion is from substantially the same plane, the depth of the contact hole of the bit line can be made uniform. 溝33の底に形成されたソース拡散層38は共通のソース・ノードであり、これにはAl配線40をコンタクトさせている。 The source diffusion layer 38 formed in the bottom of the groove 33 is a common source node, thereby contact the Al wiring 40 to this. この共通ソース・ノードは第13図には示していないが、第14図の等価回路に示したように活性化用 This common source node is not shown in FIG. 13, for activation as shown in the equivalent circuit of Figure 14
MOSトランジスタQ 3を介して接地電位V SSに接続されるようになっている。 Through the MOS transistor Q 3 is adapted to be connected to the ground potential V SS.

また図には示さなかったが、同じビット線に沿ってp Further, although not shown in the drawing, p along the same bit line
チャネルMOSトランジスタによるPMOSセンスアンプが同様の構造とレイアウトをもって形成される。 PMOS sense amplifier according to channel MOS transistor is formed with the same structure and layout.

この実施例によるビット線センスアンプも先のインバータ回路の実施例で説明したように、平面構造のMOSトランジスタを用いた場合に比べてゲート幅によるチップ占有面積が非常に小さいものとなる。 Bit line sense amplifier according to this embodiment also, as described in the embodiment of the preceding inverter circuit, chip area occupied by the gate width compared to the case of using a MOS transistor of a planar structure is very small. またMOSトランジスタのサブスレッショルド特性が急峻であり、ゲート電極での信号遅延が小さく、高速動作が可能になる。 The subthreshold characteristic of the MOS transistor are steep, the signal delay in the gate electrode is small, allowing high-speed operation.

またこの実施例の場合、センスアンプMOSトランジスタでは動作時、第15図に示すように空乏層がシリコン層 In the case of this embodiment, during operation by the sense amplifier MOS transistor, the silicon layer depletion as shown in Figure 15
34の側面から中心部に向かって伸びる。 Extending toward the center from 34 side of. 従ってシリコン層34の寸法,不純物濃度を選べば、例えば一つのシリコン層を最小加工寸法程度の大きさにすれば、シリコン層 Thus the size of the silicon layer 34, if you choose the impurity concentration, for example, if one silicon layer to the size of about the minimum feature size, the silicon layer
34の中心部まで容易に空乏化し、シリコン層34の縦方向に見た抵抗が十分大きいものとなる。 The center of the 34 easily depleted, becomes resistance seen in the longitudinal direction of the silicon layer 34 is sufficiently large. この結果、基板ノイズに強いフリップフロップ動作が得られる。 As a result, the flip-flop operation is obtained strong substrate noise. また空乏層の伸びが制限されることは、先の実施例でも説明したようにゲートのチャネルに対する制御性が強いことを意味し、これにより優れた特性が得られる。 Also the extension of the depletion layer is restricted, which means that a strong control over the channel of the gate, as described in the previous embodiment, the excellent properties which are obtained.

本発明をSRAMに適用した実施例を次に説明する。 An embodiment in which the present invention is applied to a SRAM will be described. MOS MOS
トランジスタを用いた典型的なSRAMは、メモリセルをフリップフロップにより構成するものであり、このフリップフロップを上記実施例と同様に複数の柱状シリコン層を用いた縦型構造とすることができる。 Typical SRAM using transistors, which constitute the memory cell by the flip-flop, it is possible to the flip-flop and a vertical structure using a plurality of pillar-shaped silicon layer as in the above embodiment.

第16図はその実施例のSRAMセル部の平面図であり、第 FIG. 16 is a plan view of the SRAM cell of the embodiment, the
17図はその等価回路である。 17 Figure is an equivalent circuit. 先の実施例と同様にしてシリコン基板に溝を形成することにより、柱状シリコン層 By forming a groove in a silicon substrate in the same manner as the previous embodiment, the pillar-shaped silicon layer
41(41 1 ,41 2 ,…)が配列形成される。 41 (41 1, 41 2, ...) are arranged and formed. トランスファゲート用MOSトランジスタT 1とT 2は、それぞれ一つずつのシリコン層41 1と41 2を用いて形成されている。 MOS transistors T 1 and T 2 for the transfer gates are formed respectively by using a silicon layer 41 1 and 41 2 of one by one. その構造は先の実施例と基本的に同様であり、シリコン層の上面にドレイン拡散層、溝部にソース拡散層が形成され、 Its structure is above embodiment basically the same, the drain diffusion layer on the upper surface of the silicon layer, a source diffusion layer is formed in the groove,
これらシリコン層41 1 ,41 2を囲むように多結晶シリコン膜によるゲート電極42 1が形成されている。 These silicon layers 41 1, 41 2 gate electrode 42 1 by the polycrystalline silicon film to surround the is formed. ゲート電極4 The gate electrode 4
2 1は二つのMOSトランジスタT 1 ,T 2について連続的に形成されてワード線WLを構成する。 2 1 constitutes a word line WL is continuously formed for the two MOS transistors T 1, T 2. 一方のドライバ用MOS MOS for one of the drivers
トランジスタT 3は二つのシリコン層41 31 ,41 32を用いて、他方のドライバ用MOSトランジスタT 4は他の二つのシリコン層41 61 ,41 62を用いてそれぞれ形成されている。 Transistor T 3 by using two silicon layers 41 31, 41 32, MOS transistors T 4 for the other drivers are formed by using the other two silicon layers 41 61, 41 62. これらのMOSトランジスタも先の実施例と同様の構造を有する。 These MOS transistors also has the same structure as that of the previous embodiment. MOSトランジスタT 3のゲート電極42 2は、 The gate electrode 42 2 of the MOS transistor T 3 is
台座としてのシリコン層41 4まで延在させ、MOSトランジスタT 2とT 4のドレイン間を接続する多結晶シリコン膜配線43 2をここでゲート電極42 2にコンタクトさせている。 Extended to the silicon layer 41 4 as the base, and wherein by contact with the gate electrode 42 2 polycrystalline silicon film wires 43 2 connected between the drain of the MOS transistor T 2 and T 4. 同様に、MOSトランジスタT 4のゲート電極42 3は、 Similarly, the gate electrode 42 3 of the MOS transistor T 4 is
台座としてのシリコン層41 5まで延在させ、MOSトランジスタT 1とT 3のドレイン間を接続する多結晶シリコン膜配線43 1をここでゲート電極42 3にコンタクトさせている。 Extended to the silicon layer 41 5 as the base, and wherein by contact with the gate electrode 42 3 of the MOS transistors T 1 and the polycrystalline silicon film wires 43 1 connected between the drain of T 3. ドレイン配線43 1 ,43 2はそれぞれ、負荷抵抗としての高抵抗多結晶シリコン膜44 1 ,44 2を介して多結晶シリコン膜による電源(V CC )配線43 3に接続されている。 The drain wiring 43 1, 43 2 are connected to a power source (V CC) line 43 3 by a high-resistance polycrystalline silicon film 44 1, 44 2 via the polycrystalline silicon film serving as a load resistor. A A
l膜からなるデータ線45 1 ,45 2および接地(V SS )線45 3 data line 45 consisting of l membrane 1, 45 2 and ground (V SS) lines 45 3
は、途中を切断して示している。 It is shown in a cut in the middle. データ線45 1 ,45 2はそれぞれMOSトランジスタT 1 ,T 2の溝部に形成されたソース拡散層に対してコンタクト部46 1 ,46 2でコンタクトして配設されている。 Data lines 45 1, 45 2 are disposed in contact with the contact portion 46 1, 46 2 for the source diffusion layer formed in the groove of the MOS transistors T 1, T 2, respectively. 接地線45 3は、MOSトランジスタT 3 , Ground line 45 3, MOS transistor T 3,
T 4に共通のソース拡散層に対してコンタクト部46 3でコンタクトして配設されている。 It is disposed in contact with the contact portion 46 3 to a common source diffusion layer to T 4. 図の一点鎖線で囲まれた領域47が素子領域を示している。 Region 47 surrounded by the chain line in FIG indicates an element region.

この実施例によっても、先の実施例と同様の効果が得られる。 This embodiment also, the same effect as the previous embodiment can be obtained. ただ、SRAMセルの場合、もともとDRAMのビット線センスアンプのように大きいゲート幅を必要としない。 However, if the SRAM cell, it does not require the originally larger gate width as the bit line sense amplifier of the DRAM. 従って占有面積の縮小という効果はそれ程大きいものではないが、ドライバMOSトランジスタを複数の小さいシリコン層を用いて構成することによる特性改善の効果は大きい。 Thus the effect is not intended so great that reduction in occupied area, the effect of characteristics improvement by be configured with a plurality of small silicon layer driver MOS transistor is large.

第16図では、高抵抗多結晶シリコン負荷を用いたSRAM In the FIG. 16, SRAM using a high resistance polycrystalline silicon load
の実施例を挙げたが、完全CMOS型のフリップフロップ,E Although cited examples, complete CMOS type flip-flop, E
/E型フリップフロップ或いはE/D型フリップフロップを用いたSRAMにも同様に本発明を適用することができる。 / In E-type flip-flop or SRAM with E / D type flip-flop can be applied the present invention as well.

[発明の効果] 以上述べたように本発明によれば、複数の柱状半導体層の側壁をチャネルとする縦構造のMOSトランジスタを用いることにより,占有面積を大幅に小さくした各種MO According to the present invention as described above [Effect of the Invention] By using the MOS transistors of the vertical structure of the sidewalls of the plurality of pillar-shaped semiconductor layer as a channel, the various MO were significantly reduce the occupied area
S集積回路を得ることができる。 It can be obtained S integrated circuit. またチャネル領域がフィールドに接していないために,ホットキャリア効果に対する耐性が強く,優れた回路特性が得られる。 Also in a channel region is not in contact with the field, strong resistance to hot carrier effect can be obtained excellent circuit characteristics. 更に, In addition,
サブスレッショルド特性の改善によって,スタンバイ時の消費電流も大きく低減できる。 The improved subthreshold characteristics, can be reduced significantly standby current consumption. 特に単位シリコン層の寸法を最小加工寸法程度の小さいものとすることにより、必要なゲート幅に対してソース,ドレインの接合容量を非常に小さいものとすることができ、同時にゲート電極における信号遅延を著しく低減して高速スイッチング動作が可能な回路を実現することができる。 Especially by those dimensions of the unit the silicon layer having a small degree minimum processing size, the source for the required gate width can be made very small junction capacitance of the drain, at the same time the signal delay in the gate electrode it is possible to realize a circuit capable of high-speed switching operation significantly reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)(b)は,本発明の一実施例のCMOSインバータ回路を示す平面図とその等価回路図,第2図(a) Figure 1 (a) (b) is a plan view and an equivalent circuit diagram showing a CMOS inverter circuit of an embodiment of the present invention, FIG. 2 (a)
〜(d)はその各部断面図,第3図は上記実施例のトランジスタの動作時の特性を説明するための図,第4図は第1図(a)の二つのトランジスタのゲート電極を独立にした実施例を示す平面図,第5図(a)(b)はE/R ~ (D) thereof respective portions sectional view, FIG. 3 is a diagram for explaining the characteristics of the operation of the transistor of the embodiment, Figure 4 is independently a gate electrode of the two transistors of FIG. 1 (a) plan view showing an embodiment in which the fifth diagram (a) (b) is E / R
型インバータ回路の実施例を示す平面図とその等価回路図,第6図(a)(b)はその各部断面図,第7図はE/ Plan view and an equivalent circuit diagram showing an example of a type inverter circuit, FIG. 6 (a) (b) thereof each part cross-sectional view, FIG. 7 is E /
E型インバータ回路の実施例を示す平面図とその等価回路図,第8図(a)(b)はその各部断面図,第9図(a)(b)はE/E型インバータ回路の実施例を示す平面図とその等価回路図,第10図(a)(b)はその各部断面図,第11図(a)(b)はダイナミック型インバータ回路の実施例の平面図とその等価回路図,第12図(a)(b)はその各部断面図,第13図(a)(b)は Plan view and an equivalent circuit diagram showing an example of E-type inverter circuit, FIG. 8 (a) (b) thereof each part cross-sectional view, FIG. 9 (a) (b) is carried out in the E / E inverter circuit plan view and an equivalent circuit diagram showing an example, FIG. 10 (a) (b) thereof each part cross-sectional view, FIG. 11 (a) (b) is a dynamic type inverter circuit plan view and an equivalent circuit of the embodiment of Figure, Figure 12 (a) (b) thereof each part cross-sectional view, FIG. 13 (a) (b) is
DRAMセンスアンプの実施例の平面図とその断面図,第14 Plan view and a sectional view of an embodiment of a DRAM sense amplifier, 14
図はそのセンスアンプの等価回路図,第15図はこの実施例のMOSトランジスタでの動作時の特性を説明するための図,第16図はSRAMの実施例の平面図,第17図はその等価回路図,第18図(a)(b)は第1図の実施例のpチャネルMOSトランジスタ構造を模式的に示す図,第19図(a)(b)は第1図の実施例のpチャネルMOSトランジスタのサブスレッショルド特性を従来構造と比較して示す図,第20図(a)(b)は同じくホットキャリア効果ストレスによる特性変化を従来構造と比較して示す図,第21図は試験のため試作した本発明でのトランジスタ面積を従来構造と比較して示す図,第22図(a) Figure is an equivalent circuit diagram of the sense amplifier, FIG. 15 is a diagram for explaining the characteristics of the operation of a MOS transistor of this embodiment, FIG. 16 is a plan view of an embodiment of a SRAM, Figure 17 is the equivalent circuit diagram, FIG. 18 (a) (b) is a diagram showing a p-channel MOS transistor structure of the embodiment of Figure 1 schematically, Fig. 19 (a) (b) is the embodiment of Figure 1 shows a subthreshold characteristic of the p-channel MOS transistor as compared with the conventional structure, FIG. 20 (a) (b) is a view likewise in comparison with the conventional structure characteristic changes due to the hot carrier effect stress, FIG. 21 shows in comparison with the conventional structure the transistor area of ​​the present invention a prototype for testing, FIG. 22 (a)
(b)は同じく静特性を従来構造と比較して示す図,第 (B) is a diagram showing by also comparing the static characteristics to the conventional structure, the
23図は,第1図(a)に対応する素子パラメータをもつ従来のMOSトランジスタ構造を示す平面図である。 FIG. 23 is a plan view showing a conventional MOS transistor structure having an element parameter corresponding to FIG. 1 (a). 1……シリコン基板,2……n型ウェル,3……p型ウェル,4……溝,5,6……柱状シリコン層,7……ゲート酸化膜,8……ゲート電極,9,10……p型ソース,ドレイン拡散層,11,12……n型ソース,ドレイン拡散層,13……CVD 1 ...... silicon substrate, 2 ...... n-type well, 3 ...... p-type well, 4 ...... groove, 5,6 ...... pillar-shaped silicon layer, 7 ...... gate oxide film, 8 ...... gate electrode, 9, 10 ...... p-type source, drain diffusion layers, 11,12 ...... n-type source, drain diffusion layer, 13 ...... CVD
酸化膜,14〜17……Al配線,19……空乏層。 Oxide film, 14~17 ...... Al wiring, 19 ...... depletion layer.

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】MOSトランジスタを用いて構成されたインバータ回路を含む半導体装置において,前記インバータ回路を構成するMOSトランジスタは,半導体基板上に溝により分離されて複数の柱状半導体層が配列形成され, In the semiconductor device including an inverter circuit configured using a 1. A MOS transistor, MOS transistors constituting the inverter circuit is separated by a groove on a semiconductor substrate a plurality of pillar-shaped semiconductor layers are arranged and formed,
    各柱状半導体層の外周面にゲート絶縁膜が形成され,これら複数の柱状半導体層を取囲むように前記溝内に連続的にゲート電極が配設され,各柱状半導体層の上面および各柱状半導体層を取囲む溝底部にそれぞれソース,ドレイン拡散層が形成された構造を有することを特徴とするMOS型半導体装置。 The gate insulating film is formed on an outer peripheral surface of the columnar semiconductor layer, sequentially gate electrode in the groove is disposed so as to surround the plurality of pillar-shaped semiconductor layers, an upper surface and each of the columnar semiconductor of each pillar-shaped semiconductor layers MOS type semiconductor device and having respective source to the groove bottom surrounding the layer, a structure in which the drain diffusion layer is formed.
  2. 【請求項2】MOSトランジスタを用いて構成されたフリップフロップ回路を含む半導体装置において,前記フリップフロップ回路を構成するMOSトランジスタは,半導体基板上に溝により分離されて複数の柱状半導体層が配列形成され,各柱状半導体層の外周面にゲート絶縁膜が形成され,これら複数の柱状半導体層を取囲むように前記溝内に連続的にゲート電極が配設され,各柱状半導体層の上面および各柱状半導体層を取囲む溝底部にそれぞれソース,ドレイン拡散層が形成された構造を有することを特徴とするMOS型半導体装置。 In a semiconductor device including a flip-flop circuit using the 2. A MOS transistor, said MOS transistors constituting the flip-flop circuit is separated form the plurality of pillar-shaped semiconductor layer is arranged by the groove on the semiconductor substrate is, the gate insulating film is formed on an outer peripheral surface of the columnar semiconductor layer, the plurality of continuous gate electrode in the trench so as to surround the columnar semiconductor layer is provided, the upper surface and each of the columnar semiconductor layers MOS type semiconductor device, characterized in that each of the groove bottom portion surrounding the pillar-shaped semiconductor layer having a source, a structure in which the drain diffusion layer is formed.
  3. 【請求項3】前記柱状半導体層は,動作時に外周面から伸びる空乏層によってその下の半導体領域から電気的に分離されるかまたは内部が空乏化することを特徴とする請求項1または請求項2に記載のMOS型半導体装置。 Wherein the pillar-shaped semiconductor layer, according to claim 1 or claim, characterized in that depleted inside or is electrically isolated from the semiconductor region underlying the depletion layer extending from the outer circumferential surface during operation MOS type semiconductor device according to 2.
  4. 【請求項4】前記柱状半導体層は,最小加工寸法をもってパターン形成されたことを特徴とする請求項1または請求項2に記載のMOS型半導体装置。 Wherein the pillar-shaped semiconductor layer, MOS-type semiconductor device according to claim 1 or claim 2, characterized in that it is has been patterned minimum feature size.
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