KR970008446B1 - A static memory device and method of fabricating the same - Google Patents

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Abstract

a semiconductor substrate with a trench having a bottom surface and both side walls; a first N+ doping region formed in the semiconductor substrate; a second P+ doping region formed in the semiconductor substrate by including the first doping region; a third P+ doping region formed in the semiconductor substrate which is adjacent to the top of the trench; a first insulating layer which is formed inside the trench and on the upper surface of the semiconductor substrate and has an open aperture revealing the first doping region; a gate electrode layer formed on the surface of the first insulating layer; a second insulating layer formed on the upper surface of the gate electrode layer; a third insulating layer formed on the side of the gate electrode layer; a semiconductor layer which is formed on the bottom of the trench and is contacted to the first doping region; and a forth N+ doping region formed on the upper part of the trench and on the upper surface of the second insulating layer.

Description

반도체 장치 및 그의 제조 방법Semiconductor device and manufacturing method thereof

제1도는 랫치 메모리 셀을 나타낸 회로도이다.1 is a circuit diagram illustrating a latch memory cell.

제2도는 한쌍의 크로스 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 나타낸 회로도이다.2 is a circuit diagram showing a pair of cross coupled PMOS transistors and an NMOS transistor.

제3도는 제2도에 대응되는 종래의 반도체 장치를 나타낸 단면도이다.3 is a cross-sectional view illustrating a conventional semiconductor device corresponding to FIG. 2.

제4도는 한쌍의 직렬 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 나타낸 회로도이다.4 is a circuit diagram illustrating a pair of series-coupled PMOS transistors and NMOS transistors.

제5도는 제4도에 대응되는 본 발명에 따른 반도체 장치를 나타낸 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor device according to the present invention corresponding to FIG. 4.

제6A도 내지 제6F도는 본 발명에 따른 반도체 제조 방법의 공정 순서에 따른 중간 구조물들의 단면도들을 순차적으로 나타낸 것이다.6A through 6F sequentially illustrate cross-sectional views of intermediate structures according to a process sequence of a semiconductor manufacturing method according to the present invention.

본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 스태틱 랜덤 액세스 메모리(SRAM : static random accesss memory)의 단위 메모리 셀에 포함되는 한쌍의 직렬 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a pair of series-coupled PMOS transistors and NMOS transistors included in a unit memory cell of a static random access memory (SRAM) and a method of manufacturing the same. .

제1도는 SRAM 메모리 셀의 기본이 되는 랫치 메모리 셀을 나타낸 회로도로서, 랫치 메모리 셀은 2개의 PMOS 트랜지스터들(Q1,Q2) 및 2개의 NMOS 트랜지스터들(Q3,Q4)을 포함하여 구성된다.FIG. 1 is a circuit diagram illustrating a latch memory cell that is the basis of an SRAM memory cell. The latch memory cell includes two PMOS transistors Q1 and Q2 and two NMOS transistors Q3 and Q4.

제1도에 있어서, PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q3)는 최상위 전원 전압(VCC)과 최하위 전원 전압(VSS) 사이에 상호 직렬로 연결되어 있다. 다른 말로 하면, PMOS 트랜지스터(Q1)의 소오스(S1)와 NMOS 트랜지스터(Q3)의 드레인(D3)이 결합되어 있다. 그리고, 최하위 전원 전압(VSS)은 통상 접지전위라고 불리운다. PMOS 트랜지스터(Q1)의 소오스(S1)은 또한 입력 단자(VIN)에 결합되어 있다. 한편, PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q4) 또한 최상위 전원 전압(VCC)과 최하위 전원 전압(VSS) 사이에 상호 직렬로 연결되어 있으며, PMOS 트랜지스터(Q2)의 소오스(S2)는 출력 단자(VOUT)에 결합되어 있다.In FIG. 1, the PMOS transistor Q1 and the NMOS transistor Q3 are connected in series between the highest power supply voltage V CC and the lowest power supply voltage V SS . In other words, the source S1 of the PMOS transistor Q1 and the drain D3 of the NMOS transistor Q3 are coupled. The lowest power supply voltage V SS is usually referred to as ground potential. The source S1 of the PMOS transistor Q1 is also coupled to the input terminal V IN . Meanwhile, the PMOS transistor Q2 and the NMOS transistor Q4 are also connected in series between the highest power supply voltage V CC and the lowest power supply voltage V SS , and the source S2 of the PMOS transistor Q2 is output. It is coupled to the terminal V OUT .

PMOS 트랜지스터(Q1)의 게이트(G1)은 NMOS 트랜지스터(Q3)의 게이트(G3)에 결합됨과 동시에 출력단자(VOUT)에 결합되어 있으며, PMOS 트랜지스터(Q2)의 게이트(G2)는 NMOS 트랜지스터(Q4)의 게이트(G4)에 결합됨과 동시에 입력 단자(VIN)에 결합되어 있다.The gate G1 of the PMOS transistor Q1 is coupled to the gate G3 of the NMOS transistor Q3 and coupled to the output terminal V OUT , and the gate G2 of the PMOS transistor Q2 is connected to the NMOS transistor ( It is coupled to the gate G4 of Q4) and coupled to the input terminal V IN .

이와 같은 회로에 있어서, PMOS 트랜지스터(Q1) 및 PMOS 트랜지스터(Q2)는 부하(load)들로서 작용하게 되며, 데이타 신호는 입력 단자(VIN)로 인가된다. 예를 들어, 입력 단자(VIN)로 로직 "하이"인 데이타 신호가 인가되면, PMOS 트랜지스터(Q2)는 하이 임피던스 상태가 되는 반면에 NMOS 트랜지스터(Q4)는 도통(conductive)된다. 따라서, 출력단자(VOUT)의 전위는 최하위 전원 전압(VSS)과 같게 되며, 그에 의하여 로직 "로우"신호가 출력된다. 출력 단자(VOUT)의 로직 "로우"신호는 또한 PMOS 트랜지스터(Q1)의 게이트로 인가되어 PMOS 트랜지스터(Q1)를 도통시키는 반면에 NMOS 트랜지스터(Q3)를 하이 임피던스 상태로 있도록 하게 되어, 결과적으로 입력 단자(VIN)가 로직 "하이" 상태가 되도록 한다. 따라서, 데이타 신호는, 최상위 전원 전압(VCC)이 공급되는 동안 4개의 트랜지스터들로 이루어진 랫치 메모리 셀에 랫치되게 된다.In such a circuit, the PMOS transistor Q1 and the PMOS transistor Q2 act as loads, and the data signal is applied to the input terminal V IN . For example, when a data signal of logic " high " is applied to the input terminal V IN , the PMOS transistor Q2 is in a high impedance state while the NMOS transistor Q4 is conductive. Therefore, the potential of the output terminal V OUT becomes equal to the lowest power supply voltage V SS , whereby a logic "low" signal is output. The logic " low " signal at output terminal V OUT is also applied to the gate of PMOS transistor Q1 to conduct PMOS transistor Q1 while leaving NMOS transistor Q3 in a high impedance state, resulting in Allow input terminal (V IN ) to be logic "high". Thus, the data signal is latched into a latch memory cell consisting of four transistors while the highest supply voltage V CC is supplied.

이상에서 알 수 있는 바와 같이, SRAM 메모리의 기본을 이루는 랫치 메모리 셀이 다수의 트랜지스터들로 구성되기 때문에, SRAM의 고집적화를 이룩하기 위해서는 트랜지스터들을 보다 효과적으로 집적할 수 있는 구조가 제안되어야 한다.As can be seen from the above, since the latch memory cell that forms the basis of the SRAM memory is composed of a plurality of transistors, in order to achieve high integration of the SRAM, a structure capable of more effectively integrating transistors should be proposed.

이러한 요구들에 부응하는 구조들로는 PMOS 트랜지스터와 NMOS 트랜지스터중 어느 하나를 수직형 MOS 트랜지스터로 구성함으로써, 단위 메모리 셀의 요구 면적을 감소시킨 것이다.Structures that meet these requirements include the reduction of the required area of the unit memory cell by configuring either the PMOS transistor or the NMOS transistor as a vertical MOS transistor.

제3도는 이러한 구조들중 하나를 도시한 것으로, 미국 특허 5,016,070호에 개시되어 있으며, 그에 대응되는 회로도는 제2도에 도시한 바와 같다.FIG. 3 illustrates one of these structures, which is disclosed in US Pat. No. 5,016,070, and a circuit diagram corresponding thereto is shown in FIG.

제2도에서 알 수 있는 바와 같이, 제3도의 구조는 제1도에 도시된 랫치 메모리 셀에 포함되는 트랜지스터들중 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q3)들을 구현한 것이다. 이와 같은 구조는 입력 단자(VIN)와 출력 단자(VOUT)를 바꾸어 연결하면, 그대로 제1도에 도시된 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q4)들을 구현한 것과 동일하게 된다.As can be seen in FIG. 2, the structure of FIG. 3 is an implementation of the PMOS transistor Q2 and the NMOS transistors Q3 among the transistors included in the latch memory cell shown in FIG. This structure is the same as implementing the PMOS transistor Q1 and the NMOS transistors Q4 shown in FIG. 1 when the input terminal V IN and the output terminal V OUT are alternately connected.

그러면, 제3도를 참조하여 종래의 반도체 장치를 살펴보기로 한다.Next, a conventional semiconductor device will be described with reference to FIG. 3.

제3도에 있어서, 반도체 기판(300)상에는 선택적으로 인접된 장치들로부터 그 안에 형성되는 소자를 분리하기 위하여, 필드 절연층(302)이 선택적으로 형성되어 있다. 필드 절연층(302)에 의하여 한정된 액티브 영역에는 트랜치가 형성되어 있으며, 반도체 기판(300)중 트랜치의 바닥면의 하부에는 N+ 도핑영역(303)이 형성되어 있으며, 반도체 기판(300)의 표면에는 상기 N+ 도핑영역(303)을 노출시키는 개구부를 갖는 절연층(304)이 형성되어 있다. 반도체 기판(300)중 트랜치의 양측의 상부에는 2개의 N+ 도핑영역(301)들이 형성되어 있으며, 절연층(304)의 윗표면 및 트랜치의 내벽상에는, 트랜치의 형태를 유지하면서, NMOS 트랜지스터의 게이트 전극층(306)이 형성되어 있다. NMOS 트랜지스터의 게이트 전극층(306)중 트랜치의 측벽에는 절연층(305)이 형성되어 있고, 윗표면상에는 소정 개구부를 갖는 절연층(307)이 형성되어 있다. N+도핑영역(303)의 윗표면이 그의 바닥면이 되고 절연층(305)이 그의 측벽이 되는 트랜치의 내부 및 절연층(307)의 윗표면상에는 PMOS 트랜지스터의 게이트 전극층(308)이 형성되어 있다. 그리하여, PMOS 트랜지스터의 게이트 전극층(308)은 절연층(304)에 형성되어 있는 개구부를 통하여 N+ 도핑영역(303)에 접속된다. PMOS 트랜지스터의 게이트 전극층(309)의 상부에는 절연층(309)이 형성되어 있는데, 절연층(307)과 동일한 위치에 개구부가 형성되어 있다. 절연층(309)의 상부중 중앙에는 PMOS 트랜지스터의 채널로서 반도체 영역(311)이 형성되고, 그 양측면에는 PMOS 트랜지스터의 소오스/드레인으로서 P+ 도핑영역들(310,312)이 형성되어 있으며, 그 중 소오스 영역에 해당되는 P+ 도핑영역(312)이 절연층들(307,308)에 형성되어 있는 개구부를 통하여 상기 NMOS 트랜지스터의 게이트 전극층(306)에 접속된다.In FIG. 3, a field insulating layer 302 is selectively formed on the semiconductor substrate 300 to separate elements formed therein from selectively adjacent devices. A trench is formed in an active region defined by the field insulating layer 302, and an N + doped region 303 is formed below the bottom surface of the trench in the semiconductor substrate 300, and is formed on the surface of the semiconductor substrate 300. An insulating layer 304 having an opening exposing the N + doped region 303 is formed. Two N + doped regions 301 are formed on both sides of the trench in the semiconductor substrate 300, and the gate of the NMOS transistor is maintained on the upper surface of the insulating layer 304 and on the inner wall of the trench. The electrode layer 306 is formed. An insulating layer 305 is formed on the sidewall of the trench of the gate electrode layer 306 of the NMOS transistor, and an insulating layer 307 having a predetermined opening is formed on the upper surface. The gate electrode layer 308 of the PMOS transistor is formed on the upper surface of the insulating layer 307 and in the trench where the upper surface of the N + doped region 303 becomes its bottom surface and the insulating layer 305 becomes its sidewall. . Thus, the gate electrode layer 308 of the PMOS transistor is connected to the N + doped region 303 through an opening formed in the insulating layer 304. An insulating layer 309 is formed on the gate electrode layer 309 of the PMOS transistor, but an opening is formed at the same position as the insulating layer 307. A semiconductor region 311 is formed at the center of the insulating layer 309 as a channel of the PMOS transistor, and P + doped regions 310 and 312 are formed at both sides thereof as a source / drain of the PMOS transistor. The P + doped region 312 corresponding to the P + doped region 312 is connected to the gate electrode layer 306 of the NMOS transistor through an opening formed in the insulating layers 307 and 308.

이와 같은 구조에서, N+ 도핑영역(301), NMOS 트랜지스터의 게이트 전극층(306) 및 N+ 도핑영역(303)은 제2도에 도시된 NMOS 트랜지스터(Q3)를 구성하며, 절연층(304)가 NMOS 트랜지스터(Q3)의 게이트 절연막으로서 작용하고, 트랜치의 측벽에 인접되어 있는 반도체 기판(300)이 NMOS 트랜지스터(Q3)의 채널 영역으로 작용하게 된다. 한편, P+ 도핑영역들(310,312) 및 PMOS 트랜지스터의 게이트 전극층(308)은 제2도에 도시된 PMOS 트랜지스터(Q2)를 구성하는 것으로서, P+ 도핑영역들(310,312)은 각각 PMOS 트랜지스터(Q2)의 소오스/드레인 영역이 된다. 여기서, 절연층(309)이 PMOS 트랜지스터(Q2)의 게이트 절연막으로 작용하고, 반도체층(311)이 PMOS 트랜지스터(Q2)의 채널 영역으로서 작용하게 된다.In such a structure, the N + doped region 301, the gate electrode layer 306 of the NMOS transistor, and the N + doped region 303 constitute the NMOS transistor Q3 shown in FIG. 2, and the insulating layer 304 is an NMOS. The semiconductor substrate 300, which acts as a gate insulating film of the transistor Q3 and is adjacent to the sidewalls of the trench, acts as a channel region of the NMOS transistor Q3. Meanwhile, the P + doped regions 310 and 312 and the gate electrode layer 308 of the PMOS transistor constitute the PMOS transistor Q2 shown in FIG. 2, and the P + doped regions 310 and 312 respectively form the PMOS transistor Q2. It becomes a source / drain region. Here, the insulating layer 309 serves as a gate insulating film of the PMOS transistor Q2, and the semiconductor layer 311 serves as a channel region of the PMOS transistor Q2.

그러나, 이와 같은 구조는 도면에서도 알 수 있는 바와 같이 PMOS 트랜지스터가 수직형 트랜지스터로 형성되지 않기 때문에, 효과적으로 셀 크기를 줄이기 못하는 단점이 있다.However, this structure has a disadvantage in that the PMOS transistor is not formed as a vertical transistor, as can be seen in the figure, and thus, the cell size cannot be effectively reduced.

따라서, 본 발명의 목적은 효과적으로 셀 크기를 줄일 수 있음과 동시에 보다 용이한 공정에 의하여 제조될 수 있는 반도체 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device which can be effectively reduced in cell size and manufactured by an easier process.

본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 바닥면 및 양측벽을 갖는 트랜치가 형성되어 있는 반도체 기판; 상기 트랜치의 바닥면의 하부에 인접되어 있는 상기 반도체 기판내에 형성되어 있으며, 제1도전형을 갖는 제1도핑영역; 상기 제1도전형 제1도핑영역을 그 안에 포함하면서 상기 반도체 기판내에 형성되어 있으며, 제2도전형을 갖는 제2도핑영역; 상기 트랜치 상부에 인접한 부위에 인접한 반도체 기판내에 형성되어 있으며, 제2도전형을 갖는 적어도 하나의 제3도핑영역; 상기 제1도핑영역을 노출시키는 개구부를 가지면서, 상기 트랜치의 내면 및 상기 반도체 기판의 윗표면상에 형성되어 있는 제1절연층; 상기 트랜치 구조를 유지함과 동시에 상기 제1도핑영역을 노출시키면서, 상기 제1절연층의 표면상에 형성되어 있는 게이트 전극층; 상기 게이트 전극층의 윗표면상에 형성되어 있는 제2절연층; 상기 트랜치 구조를 유지함과 동시에 상기 제1도핑영역을 노출시키면서, 상기 게이트 전극층의 측면상에 형성되어 있는 제3절연층; 상기 제1도핑영역에 접속되면서, 상기 트랜치의 내부 하측에 형성되어 있는 반도체 영역; 및 상기 트랜치의 내부 상측 및 제2절연층의 윗표면상에 형성되어 있으며, 제1도전형을 갖는 제4도핑영역을 포함하여 구성된다.In order to achieve the above object, the semiconductor device according to the present invention comprises a semiconductor substrate having a trench having a bottom surface and both side walls; A first doped region formed in the semiconductor substrate adjacent to the bottom of the bottom surface of the trench and having a first conductivity type; A second doped region formed in the semiconductor substrate including the first conductive doped first region and having a second conductive type; At least one third doped region formed in a semiconductor substrate adjacent to a portion adjacent the upper portion of the trench and having a second conductivity type; A first insulating layer having an opening exposing the first doped region and formed on an inner surface of the trench and an upper surface of the semiconductor substrate; A gate electrode layer formed on the surface of the first insulating layer while maintaining the trench structure and exposing the first doped region; A second insulating layer formed on the upper surface of the gate electrode layer; A third insulating layer formed on a side surface of the gate electrode layer while maintaining the trench structure and exposing the first doped region; A semiconductor region connected to the first doped region and formed in the lower side of the trench; And a fourth doped region formed on an inner upper side of the trench and on an upper surface of the second insulating layer, the fourth doped region having a first conductivity type.

바람직한 실시예에 있어서, 상기 트랜치의 측벽에 인접되어 있는 반도체 기판에는 제2도전형 MOS 트랜지스터의 채널을 위한 불순물이 도핑되어 있으며, 상기 반도체 영역에는 제1도전형 MOS 트랜지스터의 채널을 위한 불순물이 도핑되어 있다.In a preferred embodiment, the semiconductor substrate adjacent to the sidewall of the trench is doped with impurities for the channel of the second conductive MOS transistor, and the semiconductor region is doped with impurities for the channel of the first conductive MOS transistor. It is.

상기 다른 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치의 제조 방법은 반도체 기판내에 제1도전형 불순물을 도핑하여 제1도핑영역을 형성하는 공정; 상기 제1도핑영역의 중앙부위 및 그 하부에 위치하는 반도체 기판을 선택적으로 식각하여 바닥면 및 양측벽을 갖는 제1트랜치를 형성하는 공정; 상기 결과물상에 상기 제1트랜치 구조를 유지하도록 하면서 제1절연층을 형성하는 공정; 상기 제1트랜치의 내부를 채우고 상기 제1절연층의 상부에 위치하게 되는 게이트 전극 물질층을 형성하는 공정; 상기 게이트 전극 물질층의 상부에 제2절연층을 형성하는 공정; 상기 제1트랜치내에 포함되는 상기 제2절연층, 상기 게이트 전극 물질층 및 상기 제1절연층을 순차적이면서도 선택적으로 식각하여, 상기 반도체 기판으로 이루어진 바닥면 및 상기 게이트 전극 물질층으로 이루어진 양측벽을 갖는 제2트랜치를 형성하는 공정; 상기 제2트랜치의 바닥면에 해당되는 반도체 기판상에 제1도전형 불순물을 도핑하여 제2도핑영역을 형성하는 공정; 상기 제2도핑영역내에 제2도전형 불순물을 도핑하여, 제3도핑영역을 형성하는 공정; 상기 제2트랜치의 양측벽에 제3절연층을 형성하는 공정; 상기 제2절연층 및 상기 제3절연층으로 이루어진 표면상에, 상기 제2트랜치를 채우게 되는 반도체 물질층을 형성하는 공정; 및 상기 제2트랜치의 상부에 인접하는 상기 반도체 물질층에 제2도전형 불순물을 도핑하여 제3도핑영역을 형성하는 공정을 포함하는 것을 특징으로 한다.In order to achieve the above another object, a method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a first doped region by doping a first conductive type impurities in a semiconductor substrate; Selectively etching a semiconductor substrate positioned at a central portion and a lower portion of the first doped region to form a first trench having a bottom surface and sidewalls; Forming a first insulating layer on the resultant while maintaining the first trench structure; Forming a gate electrode material layer filling the interior of the first trench and positioned over the first insulating layer; Forming a second insulating layer over the gate electrode material layer; The second insulating layer, the gate electrode material layer, and the first insulating layer included in the first trench are sequentially and selectively etched to form a bottom surface of the semiconductor substrate and both side walls of the gate electrode material layer. Forming a second trench having; Forming a second doped region by doping a first conductive type impurity on a semiconductor substrate corresponding to a bottom surface of the second trench; Forming a third doped region by doping a second conductive impurity in the second doped region; Forming a third insulating layer on both side walls of the second trench; Forming a semiconductor material layer filling the second trench on a surface of the second insulating layer and the third insulating layer; And forming a third doped region by doping a second conductive impurity into the semiconductor material layer adjacent to the upper portion of the second trench.

제조 방법의 실시예에 의하면, 상기 제4도핑영역을 형성하는 공정후 상기 반도체 물질층을 선택적으로 식각하는 공정을 더 포함하게 된다.In example embodiments, the method may further include selectively etching the semiconductor material layer after forming the fourth doped region.

이하, 첨부한 도면을 이용하여 본 발명에 관하여 좀 더 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제4도는 한쌍의 직렬 결합된 PMOS 트랜지스터 및 NMOS 트랜지스터를 나타낸 회로도로서, 본 발명이 구현하고자 하는 반도체 장치의 대응되는 회로도를 나타낸다.4 is a circuit diagram showing a pair of series-coupled PMOS transistors and NMOS transistors, and shows a corresponding circuit diagram of the semiconductor device to be implemented by the present invention.

제4도에 도시된 회로와 제1도에 도시된 회로를 비교하여 보면, 제4도에 도시되어 있는 회로가 제1도에 도시되어 있는 랫치 메모리 셀의 일부임을 알 수 있다. 더우기, 제4도에 도시되어 있는 회로와 그와 유사한 회로를 서로 마주보게 연결하면 랫치 메모리 셀을 이루게 됨을 알 수 있다.Comparing the circuit shown in FIG. 4 with the circuit shown in FIG. 4, it can be seen that the circuit shown in FIG. 4 is part of the latch memory cell shown in FIG. 1. In addition, it can be seen that when the circuit shown in FIG. 4 and the similar circuit are connected to each other to form a latch memory cell.

제5도는 제4도에 대응되는 본 발명에 따른 반도체 장치를 나타낸 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor device according to the present invention corresponding to FIG. 4.

제5도를 참조하면, 반도체 기판(500)상에는 선택적으로 필드 절연층(501)이 형성되어, 소자가 형성되어야 할 액티브 영역을 한정하고 있다. 액티브 영역에 해당되는 반도체 기판(500)에는 바닥면 및 양측벽을 갖는 트랜치가 형성되어 있으며, 트랜치의 양측 상부에 인접되어 있는 반도체 기판(500)내에는 N+도핑영역들(502)이 형성되어 있다. 트랜치의 바닥면에 대응되는 반도체 기판(500)내에는 P+도핑영역(504)이 형성되어 있으며, 그 하부에는 P+도핑영역(504)을 그 안에 포함하는 N+도핑영역(503)이 형성되어 있다.Referring to FIG. 5, a field insulating layer 501 is selectively formed on the semiconductor substrate 500 to define an active region in which an element is to be formed. A trench having a bottom surface and sidewalls is formed in the semiconductor substrate 500 corresponding to the active region, and N + doped regions 502 are formed in the semiconductor substrate 500 adjacent to both sides of the trench. . A P + doped region 504 is formed in the semiconductor substrate 500 corresponding to the bottom surface of the trench, and an N + doped region 503 including the P + doped region 504 therein is formed under the semiconductor substrate 500.

또한, 반도체 기판(500)의 표면상에는 상기 P+도핑영역(504)을 노출시키는 개구부를 가짐과 동시에 상기 트랜치 구조를 유지하며 절연층(505)이 형성되어 있고, 절연층(505)의 표면상에는 그와 마찬가지로 P+도핑영역(504)을 노출시키는 개구부를 가짐과 동시에 상기 트랜치 구조를 유지하면서 게이트 전극층(507)이 형성되어 있다. 게이트 전극층(507)의 하부는 절연층(505)에 의하여 그 주변에 형성되어 있는 영역들과 전기적으로 절연되어 있으며, 게이트 전극측(507)에 의하여 형성되는 또하나의 트랜치의 측벽들에는 절연층(506)이 형성되어 있고, 게이트 전극층(507)의 윗표면상에는 절연층(508)이 형성되어 있다.In addition, an insulating layer 505 is formed on the surface of the semiconductor substrate 500 while maintaining an opening for exposing the P + doped region 504 and maintaining the trench structure. Similarly, the gate electrode layer 507 is formed while having an opening exposing the P + doped region 504 and maintaining the trench structure. The lower part of the gate electrode layer 507 is electrically insulated from the regions formed around the insulating layer 505, and the insulating layer is formed on the sidewalls of another trench formed by the gate electrode side 507. 506 is formed, and an insulating layer 508 is formed on the upper surface of the gate electrode layer 507.

게이트 전극층(507)에 의하여 형성되는 트랜치의 내부 하측에는, P+ 도핑영역(504)에 접속되면서, 반도체 영역(509)이 형성되어 있으며, 트랜치의 내부 상측 및 게이트 전극층(507)의 윗표면상에는 P+도핑영역(510)이 형성되어 있다.A semiconductor region 509 is formed on the inner lower side of the trench formed by the gate electrode layer 507 while being connected to the P + doped region 504, and on the inner surface of the trench and on the upper surface of the gate electrode layer 507. The doped region 510 is formed.

이와 같은 구조에 있어서, 반도체 영역(509)은 제4도에 도시된 PMOS 트랜지스터(Q1)의 채널로서 작용하고, P+도핑영역(510)은 PMOS 트랜지스터(Q1)의 드레인(D1)으로 작용하고, P+도핑영역(504)은 PMOS 트랜지스터(Q1)의 소오스(S1)으로 작용하게 된다. 게이트 전극층(507)은 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q3)의 공통 게이트(G1,G3)로서 작용하게 되는 것으로서, 절연층(506)은 PMOS 트랜지스터(Q1)의 게이트 절연막으로 작용하고, 절연층(505)은 NMOS 트랜지스터(Q3)의 게이트 절연막으로 작용한다. N+도핑영역들(502)은 NMOS 트랜지스터(Q3)의 소오스(S3)로서 작용하고, N+도핑영역(503)은 NMOS 트랜지스터(Q3)의 드레인(D3)로서 작용하는 것으로서, PMOS 트랜지스터(Q1)의 소오스(S1)가 되는 P+도핑영역(504)에 접속되어 있다. 한편, 도면에는 도시되어 있지 않으나, 입력 신호를 인가하기 위한 입력 단자(VIN)은 N+도핑영역(503)의 하부에 형성하는 것이 가능하며, 출력 단자(VOUT)는 게이트 전극층(507)을 연장하여 사용할 수 있다.In such a structure, the semiconductor region 509 serves as a channel of the PMOS transistor Q1 shown in FIG. 4, and the P + doped region 510 serves as a drain D1 of the PMOS transistor Q1. The P + doped region 504 acts as a source S1 of the PMOS transistor Q1. The gate electrode layer 507 serves as the common gates G1 and G3 of the PMOS transistor Q1 and the NMOS transistor Q3. The insulating layer 506 serves as a gate insulating film of the PMOS transistor Q1 and insulates the gate electrode layer 507. The layer 505 serves as a gate insulating film of the NMOS transistor Q3. The N + doped regions 502 serve as the source S3 of the NMOS transistor Q3, and the N + doped regions 503 serve as the drain D3 of the NMOS transistor Q3. It is connected to the P + doped region 504 to be the source S1. Although not shown in the drawing, the input terminal V IN for applying the input signal may be formed under the N + doped region 503, and the output terminal V OUT may form the gate electrode layer 507. Can be extended.

또한, 트랜치의 측벽에 인접되어 있는 반도체 기판(500)은 NMOS 트랜지스터(Q3)의 채널을 위한 불순물이 도핑되어 있는 폴리실리콘으로 구성할 수 있으며, 반도체 영역(509)은 PMOS 트랜지스터(Q1)의 채널을 위한 불순물이 도핑되어 있는 폴리실리콘으로 구성할 수 있다.In addition, the semiconductor substrate 500 adjacent to the sidewall of the trench may be formed of polysilicon doped with impurities for the channel of the NMOS transistor Q3, and the semiconductor region 509 may be a channel of the PMOS transistor Q1. It may be composed of polysilicon doped with impurities for.

이와 같은 구조의 반도체 장치는 단지 SRAM에 포함되는 랫치 메모리 셀에만 적용되는 것이 아니라, 제4도에서 알 수 있는 바와 같이, 출력 단자(VOUT)과 입력 단자(VIN)를 서로 교환하게 되면, 일반적인 CMOS 트랜지스터가 되므로, CMOS 트랜지스터를 기본으로 하는 로직 회로등에 다양하게 사용할 수 있다.The semiconductor device having such a structure is not only applied to the latch memory cells included in the SRAM, but as shown in FIG. 4, when the output terminal V OUT and the input terminal V IN are interchanged with each other, Since it becomes a general CMOS transistor, it can be used for various logic circuits based on a CMOS transistor.

그러면, 여기서 제6A도 내지 제6F도를 참조하면서, 본 발명에 따른 반도체 제조 방법을 설명하기로 한다.Next, the semiconductor manufacturing method according to the present invention will be described with reference to FIGS. 6A to 6F.

먼저 제6A도를 참조하면, 소정 반도체 기판(500)을 마련한 후 그 상부에 선택적으로 필드 절연층(501)을 형성하여 액티브 영역과 소자 분리 영역을 구분짓도록 한다. 여기서 반도체 기판(500)은 통상 P형 실리콘 웨이퍼와 같은 P형 반도체 물질로 구성된다.First, referring to FIG. 6A, after forming a predetermined semiconductor substrate 500, a field insulating layer 501 is selectively formed on the semiconductor substrate 500 to distinguish the active region from the device isolation region. Here, the semiconductor substrate 500 is usually made of a P-type semiconductor material such as a P-type silicon wafer.

그런 다음, 반도체 기판(500)내에 N형 불순물을 선택적으로 도핑하여 N+도핑영역(502A)을 형성한다. N+도핑영역(502A)은 도면에서 알 수 있는 바와 같이 측면방향으로 길게 형성되도록 한다.Thereafter, N-type impurities are selectively doped into the semiconductor substrate 500 to form an N + doped region 502A. N + doped region 502A is formed to be formed long in the lateral direction as can be seen in the figure.

이어서, 제6B도에 나타낸 바와 같이, 일반적인 사진 식각 공정을 사용하여, N+도핑 영역(502A)의 중앙 부위 및 그 하부에 위치하는 반도체 기판(500)을 선택적으로 식각함으로써 바닥면 및 양측벽을 갖는 트랜치를 형성한다. 이와 같이 트랜치가 형성되면, N+도핑영역(502A)은 두개의 N+도핑영역들(502)로 나누어지게 된다.Subsequently, as shown in FIG. 6B, using a general photolithography process, selectively etching the semiconductor substrate 500 located below and in the center portion of the N + doped region 502A has a bottom surface and both side walls. Form a trench. When the trench is formed in this manner, the N + doped region 502A is divided into two N + doped regions 502.

그런 다음, 상기 결과물상에 상기 트랜치 구조를 유지하도록 하면서 열 산화막과 같은 절연층(505A)을 형성한다.An insulating layer 505A, such as a thermal oxide film, is then formed on the resultant while maintaining the trench structure.

제6C도를 참조하면, 절연층(505A)이 형성된 후, 상기 트랜치의 내부를 채우고 절연층(505A)의 상부에 위치하게 되는 게이트 전극 물질층(507A)을 형성하고, 이어서, 그 표면상에 절연층(508A)을 형성한다.Referring to FIG. 6C, after the insulating layer 505A is formed, a gate electrode material layer 507A is formed which fills the interior of the trench and is positioned over the insulating layer 505A, and then on the surface thereof. An insulating layer 508A is formed.

그런 다음, 제6D도에 나타낸 바와 같이, 절연층(508A), 게이트 전극 물질층(507A) 및 절연층(505A)중 상기 트랜치의 내부의 일부 및 그 상부에 해당되는 부위를 사진 식각 공정들을 통하여, 선택적으로 식각하여, 상기 트랜치의 바닥면에 대응되는 반도체 기판(500)을 노출시키는 또 하나의 트랜치를 형성하도록 한다. 이러한 식각 공정에 의하여 게이트 전극층(507)의 형태가 완성된다.Then, as shown in FIG. 6D, a portion of the insulating layer 508A, the gate electrode material layer 507A, and the insulating layer 505A, which is inside and above the trench, is formed through the photolithography process. And selectively etching to form another trench that exposes the semiconductor substrate 500 corresponding to the bottom surface of the trench. By the etching process, the shape of the gate electrode layer 507 is completed.

이어서, 노출된 반도체 기판(500)에 N형 불순물을 도핑하여 N+ 도핑영역(503A)을 형성한다. 여기서 N+도핑영역(503A)은 그 확산 깊이 및 넓이가 후속 공정에 의하여 형성되는 P+ 도핑영역(504)보다 크도록 한다.Subsequently, the N + doped region 503A is formed by doping the exposed semiconductor substrate 500 with N-type impurities. Here, the N + doped region 503A has its diffusion depth and width larger than the P + doped region 504 formed by a subsequent process.

제6E도를 참조하면, N+도핑영역(503A)이 형성된 후, 다시 P형 불순물을 도핑하여 N+도핑영역(503)에 의하여 둘러싸이게 되는 P+도핑영역(504)을 형성한다. 즉, N+도핑영역(503A)중에서 P형 불순물이 도핑되는 부위는 P+도핑영역(504)으로 변환되도록 한 것이다. 여기서, P+도핑영역(504)은 N+도핑영역 형성시보다 확산 깊이 및 넓이가 작도록 조절하는데, P+도핑영역(504)만이 노출되고 N+도핑영역(503)이 노출되지 않도록 한다.Referring to FIG. 6E, after the N + doped region 503A is formed, the P + doped region 504 is surrounded by the N + doped region 503 by doping the P-type impurities. That is, the portion of the N + doped region 503A to which the P type impurity is doped is converted to the P + doped region 504. Herein, the P + doped region 504 is controlled to have a smaller diffusion depth and width than the N + doped region, so that only the P + doped region 504 is exposed and the N + doped region 503 is not exposed.

이어서, 트랜치의 측벽에 해당되는 게이트의 전극층(507)상에 절연층(506)을 형성하고, 절연층(505), 절연층(506) 및 절연층(508)으로 이루어진 표면상에, 폴리실리콘과 같은 반도체 물질층(509A)을 형성한다. 여기서, 반도체 물질층(509A)은 트랜치의 내부를 채우게 된다.Next, an insulating layer 506 is formed on the electrode layer 507 of the gate corresponding to the sidewall of the trench, and polysilicon is formed on the surface composed of the insulating layer 505, the insulating layer 506, and the insulating layer 508. A semiconductor material layer 509A is formed. Here, the semiconductor material layer 509A fills the inside of the trench.

그런 다음, 트랜치의 상부에 해당되는 반도체 물질층(509A)에 P형 불순물을 도핑하고, 이를 사진 식각 공정을 통하여 패터닝하여 P+도핑영역(510)을 형성함과 동시에 PMOS 트랜지스터의 채널영역이 되는 반도체 영역(509)을 형성하도록 한다.Then, a P-type impurity is doped into the semiconductor material layer 509A corresponding to the upper portion of the trench and patterned through a photolithography process to form a P + doped region 510 and become a channel region of the PMOS transistor. To form an area 509.

상술한 바와 같이, 본 발명은 보다 작은 면적에 CMOS 트랜지스터와 같은 반도체 장치를 제조할 수 있도록 한 것으로서, SRAM과 같은 반도체 소자의 고집적화를 달성하도록 함으로써, 제조 단가가 감소되는 잇점이 있다.As described above, the present invention allows the manufacture of a semiconductor device such as a CMOS transistor in a smaller area, and the manufacturing cost is reduced by achieving high integration of a semiconductor device such as an SRAM.

이상 본 발명을 구체적인 실시예들을 들어 설명하였으나, 본 발명은 상기 실시예에 국한되지 아니하고, 당업자가 가진 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다. 특히, P형 및 N형은 서로 바꾸어 형성하도록 할 수 있다.Although the present invention has been described with reference to specific embodiments, the present invention is not limited to the above embodiments, and modifications and improvements are possible within the scope of ordinary knowledge of those skilled in the art. In particular, the P-type and the N-type can be formed interchangeably.

Claims (3)

바닥면 및 양측벽을 갖는 트랜치가 형성되어 있는 반도체 기판; 상기 트랜치의 바닥면의 하부에 인접되어 있는 상기 반도체 기판내에 형성되어 있으며, 제1도전형을 갖는 제1도핑영역; 상기 제1도전형 제1도핑영역을 그 안에 포함하면서 상기 반도체 기판내에 형성되어 있으며, 제3도전형을 갖는 제2도핑영역; 상기 트랜치 상부에 인접한 부위에 인접한 반도체 기판내에 형성되어 있으며, 제2도전형을 갖는 적어도 하나의 제3도핑영역; 상기 제1도핑영역을 노출시키는 개구부를 가지면서, 상기 트랜치의 내면 및 상기 반도체 기판의 윗표면상에 형성되어 있는 제1절연층; 상기 트랜치 구조를 유지함과 동시에 상기 제1도핑영역을 노출시키면서, 상기 제1절연층의 표면상에 형성되어 있는 게이트 전극층; 상기 게이트 전극층의 윗표면상에 형성되어 있는 제2절연층; 상기 트랜치 구조를 유지함과 동시에 상기 제1도핑영역을 노출시키면서, 상기 게이트 전극층의 측면상에 형성되어 있는 제3절연층; 상기 제1도핑영역에 접속되면서, 상기 트랜치의 내부 하측에 형성되어 있는 반도체 영역; 및 상기 트랜치의 내부 상측 및 제2절연층의 윗표면상에 형성되어 있으며, 제1도전형을 갖는 제4도핑영역을 구비하는 것을 특징으로 하는 반도체 장치.A semiconductor substrate having a trench having a bottom surface and side walls; A first doped region formed in the semiconductor substrate adjacent to the bottom of the bottom surface of the trench and having a first conductivity type; A second doped region formed in the semiconductor substrate including the first conductive doped first region and having a third conductive type; At least one third doped region formed in a semiconductor substrate adjacent to a portion adjacent the upper portion of the trench and having a second conductivity type; A first insulating layer having an opening exposing the first doped region and formed on an inner surface of the trench and an upper surface of the semiconductor substrate; A gate electrode layer formed on the surface of the first insulating layer while maintaining the trench structure and exposing the first doped region; A second insulating layer formed on the upper surface of the gate electrode layer; A third insulating layer formed on a side surface of the gate electrode layer while maintaining the trench structure and exposing the first doped region; A semiconductor region connected to the first doped region and formed in the lower side of the trench; And a fourth doped region formed on an inner upper side of the trench and on an upper surface of the second insulating layer, the fourth doped region having a first conductivity type. 반도체 기판내에 제1도전형 불순물을 도핑하여 제1도핑영역을 형성하는 공정; 상기 제1도핑영역의 중앙부위 및 그 하부에 위치하는 반도체 기판을 선택적으로 식각하여 바닥면 및 양측벽을 갖는 제1트랜치를 형성하는 공정; 상기 결과물상에 상기 제1트랜치 구조를 유지하도록 하면서 제1절연층을 형성하는 공정; 상기 제1트랜치의 내부를 채우고 상기 제1절연층의 상부에 위치하게 되는 게이트 전극 물질층을 형성하는 공정; 상기 게이트 전극 물질층의 상부에 제2절연층을 형성하는 공정; 상기 제1트랜치내에 포함되는 상기 제2절연층, 상기 게이트 전극 물질층 및 상기 제1절연층을 순차적이면서도 선택적으로 식각하여, 상기 반도체 기판으로 이루어진 바닥면 및 상기 게이트 전극 물질층으로 이루어진 양측벽을 갖는 제2트랜치를 형성하는 공정; 상기 제2트랜치의 바닥면에 해당되는 반도체 기판상에 제1도전형 불순물을 도핑하여 제2도핑영역을 형성하는 공정; 상기 제2도핑영역내에 제2도전형 불순물을 도핑하여, 제3도핑영역을 형성하는 공정; 상기 제2트랜치의 양측벽에 제3절연층을 형성하는 공정; 상기 제2절연층 및 상기 제3절연층으로 이루어진 표면상에, 상기 제2트랜치를 채우게 되는 반도체 물질층을 형성하는 공정; 및 상기 제2트랜치의 상부에 인접하는 상기 반도체 물질층에 제2도전형 불순물을 도핑하여 제4도핑영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming a first doped region by doping the first conductive dopant into the semiconductor substrate; Selectively etching a semiconductor substrate positioned at a central portion and a lower portion of the first doped region to form a first trench having a bottom surface and sidewalls; Forming a first insulating layer on the resultant while maintaining the first trench structure; Forming a gate electrode material layer filling the interior of the first trench and positioned over the first insulating layer; Forming a second insulating layer over the gate electrode material layer; The second insulating layer, the gate electrode material layer, and the first insulating layer included in the first trench are sequentially and selectively etched to form a bottom surface of the semiconductor substrate and both side walls of the gate electrode material layer. Forming a second trench having; Forming a second doped region by doping a first conductive type impurity on a semiconductor substrate corresponding to a bottom surface of the second trench; Forming a third doped region by doping a second conductive impurity in the second doped region; Forming a third insulating layer on both side walls of the second trench; Forming a semiconductor material layer filling the second trench on a surface of the second insulating layer and the third insulating layer; And forming a fourth doped region by doping a second conductive impurity into the semiconductor material layer adjacent to the upper portion of the second trench. 제2항에 있어서, 상기 제4도핑영역을 형성하는 공정 후 상기 반도체 물질층을 선택적으로 식각하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The method of claim 2, further comprising selectively etching the semiconductor material layer after forming the fourth doped region.
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