KR100924873B1 - Cmos transistor and fabrication method thereof - Google Patents

Cmos transistor and fabrication method thereof

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Abstract

본 발명은 씨모스 트랜지스터 및 그 제조 방법에 관한 것으로, 트렌치 바닥 부근과 트렌치 상부 에지인 웰 표면에 서로 분리된 소오스/드레인 접합층을 갖으며 트렌치 내부를 채우는 게이트 전극을 갖는 n채널 및 p채널 MOS 트랜지스터에 의해 트렌치 깊이로 채널 길이를 조정할 수 있으므로 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있는 수직형 구조의 CMOS 트랜지스터로서 고집적화에 유리한 이점이 있다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a CMOS transistor and a method of manufacturing the same, wherein the n-channel and p-channel MOSs have source / drain junction layers separated from each other near the trench bottom and at the well surface, which is the trench upper edge, and have a gate electrode filling the inside of the trench. Since the channel length can be adjusted to the trench depth by the transistor, it is possible to secure a large channel length margin in a highly integrated semiconductor device, which is advantageous in high integration as a vertical type CMOS transistor that can prevent the short channel effect.

씨모드, CMOS, 수직형, 쇼트 채널 효과 Sea Mode, CMOS, Vertical, Short Channel Effect

Description

씨모스 트랜지스터 및 그 제조 방법{CMOS TRANSISTOR AND FABRICATION METHOD THEREOF}CMOS transistor and its manufacturing method {CMOS TRANSISTOR AND FABRICATION METHOD THEREOF}

본 발명은 씨모스(CMOS) 트랜지스터에 관한 것으로, 더욱 상세하게는 고집적화에 유리한 수직형(vertical) 구조의 CMOS 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS transistor, and more particularly, to a CMOS transistor having a vertical structure, which is advantageous for high integration, and a method of manufacturing the same.

일반적으로 CMOS 트랜지스터는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터를 서로 연결하여 상호 동작하도록 한 것이다.In general, CMOS transistors are interconnected n-channel MOS transistors and p-channel MOS transistors.

도 1은 종래 기술에 의한 CMOS 트랜지스터의 구조를 나타낸 수직 단면도로서, 이를 참조하여 종래 CMOS 트랜지스터의 제조 방법에 대해 설명한다.1 is a vertical cross-sectional view showing the structure of a CMOS transistor according to the prior art, with reference to this will be described a method of manufacturing a conventional CMOS transistor.

먼저 반도체 기판(10)으로서 실리콘 기판에 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 공정으로 소자 분리막(12)을 형성한다. 그리고 반도체 기판(10)에 n형 불순물로서 인(P)을 저농도 이온 주입하여 n-웰(14)을 형성하고 그에 인접한 반도체 기판(10)에 p형 불순물로서 보론(B)을 이온 주입하여 p-웰(16)을 형성한다.First, a device isolation layer 12 is formed on a silicon substrate as a semiconductor substrate 10 by a LOCOS (LOCal Oxidation of Silicon) or STI (Shallow Trench Isolation) process. Phosphorus (P) as a n-type impurity is implanted at low concentration into the semiconductor substrate 10 to form an n-well 14, and boron (B) is ion-implanted into the semiconductor substrate 10 adjacent thereto, thereby p. -Form a well 16.

그 다음 반도체 기판(10)의 n-웰(14) 및 p-웰(16) 상부에 게이트 절연막(18) 을 증착하고 그 위에 도전 물질로서 폴리 실리콘을 증착하고 이들을 게이트 마스크를 이용한 건식 식각 공정으로 패터닝한다. 이로 인해 n-웰(14) 상부에 게이트 절연막(18)과 게이트 전극(20a)이 적층되어 있으며 p-웰(16) 상부에 게이트 절연막(18)과 게이트 전극(20b)이 적층되어 있다.Next, a gate insulating film 18 is deposited on the n-well 14 and the p-well 16 of the semiconductor substrate 10, and polysilicon is deposited thereon as a conductive material, and they are subjected to a dry etching process using a gate mask. Pattern. As a result, the gate insulating film 18 and the gate electrode 20a are stacked on the n-well 14, and the gate insulating film 18 and the gate electrode 20b are stacked on the p-well 16.

그 다음 각 웰(14, 16)에 게이트 전극(20a, 20b)을 마스크로 삼아 LDD 이온 주입 공정을 실시하고 기판 전면에 절연물질로서 실리콘 질화막(Si3N4)을 증착한 후에 이를 건식 식각하여 n-웰(14)의 게이트 전극(20a) 측면에 스페이서(22)를 형성함과 동시에 p-웰(16)의 게이트 전극(20b) 측면에 스페이서(22)를 형성한다.Then, the LDD ion implantation process is performed by using the gate electrodes 20a and 20b as masks in the wells 14 and 16, and a silicon nitride film (Si 3 N 4 ) is deposited on the entire surface of the substrate, followed by dry etching. The spacer 22 is formed on the side of the gate electrode 20a of the n-well 14 and the spacer 22 is formed on the side of the gate electrode 20b of the p-well 16.

그리고 각 웰(14, 16)에 게이트 전극(20a, 20b) 및 스페이서(22)를 마스크로 삼아 소오스/드레인 이온 주입 공정을 실시하여 n-웰(14) 내에 고농도 p형 불순물이 주입된 p+형 소오스/드레인 접합층(24)을 형성하고 p-웰(16) 내에 고농도 n형 불순물이 주입된 n+형 소오스/드레인 접합층(26)을 형성하여 CMOS 제조 공정을 완료한다.A p + type implanted with high concentration p-type impurities into the n-well 14 by performing a source / drain ion implantation process using the gate electrodes 20a and 20b and the spacers 22 as masks in each of the wells 14 and 16. The source / drain junction layer 24 is formed and the n + type source / drain junction layer 26 in which the high concentration n-type impurity is implanted in the p-well 16 is formed to complete the CMOS fabrication process.

최근 반도체 시장의 요구에 따라 반도체 소자의 디자인 룰(design rule)이 축소되고 있기 때문에 한정된 좁은 면적 내에 미세 패턴을 형성하여 고집적 소자를 구현하여야 한다.As the design rules of semiconductor devices are being reduced according to the demands of the semiconductor market, high integration devices must be realized by forming fine patterns within a limited narrow area.

그러나, 전술한 바와 같은 수평(lateral) 구조의 CMOS 트랜지스터는 고집적화에 한계를 보이고 있다. 예로서, 반도체 소자의 집적도가 증가함에 따라 n채널 및 p채널 MOS 트랜지스터의 게이트 전극 선폭 또한 감소되고 있고, 축소된 게이트 전극 선폭에 따라 유효 채널길이 또한 짧아지게 되어 쇼트 채널 효과(short channel effect)가 발생하며, 이러한 쇼트 채널 효과는 트랜지스터의 문턱 전압(threshold voltage)을 저하시키는 원인으로 작용하는 문제점이 있으며, 이러한 문제점으로 인하여 쉬링크(shrink)에 한계를 보이는 것이다.However, the CMOS transistor of the lateral structure as described above shows a limit to high integration. For example, as the degree of integration of semiconductor devices increases, the gate electrode line widths of the n-channel and p-channel MOS transistors also decrease, and the effective channel length also shortens according to the reduced gate electrode line width, resulting in short channel effects. This short channel effect causes a problem of lowering a threshold voltage of a transistor, and shows a limit in shrink due to this problem.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 고집적화에 유리한 수직형 구조의 CMOS 트랜지스터와 그 제조 방법을 제공한다.The present invention has been proposed to solve such a conventional problem, and provides a vertical type CMOS transistor and a method for manufacturing the same, which are advantageous for high integration.

본 발명의 제 1 관점으로서 씨모스 트랜지스터의 제조 방법은, 반도체 기판 내에 n-웰 및 p-웰을 형성한 후에 각 웰을 분리하는 웰 분리막을 형성하는 단계와, 상기 n-웰 내의 하부에 제 1 p-형 LDD 영역과 제 1 p+형 소오스/드레인 접합층을 형성하고, 상기 p-웰 내의 하부에 제 1 n-형 LDD 영역과 제 1 n+형 소오스/드레인 접합층을 형성하는 단계와, 상기 n-웰 내의 상부에 제 2 p-형 LDD 영역을 형성하고, 상기 p-웰 내의 상부에 제 2 n-형 LDD 영역을 형성하는 단계와, 상기 n-웰과 p-웰 내의 상부에 제 2 p+형 소오스/드레인 접합층 및 제 2 n+형 소오스/드레인 접합층을 각각 형성하는 단계와, 상기 웰 분리막을 제거한 후에 그 자리에 게이트 전극을 형성하는 단계와, 상기 n-웰 및 p-웰 내에 표면부터 상기 제 1 p+형 소오스/드레인 접합층 또는 제 1 n+형 소오스/드레인 접합층에 도달하는 금속 배선을 각각 형성하는 단계와, 상기 n-웰과 p-웰의 경계 영역에 상기 게이트 전극을 분할하는 게이트 분리막을 형성하는 단계를 포함한다.According to a first aspect of the present invention, a method of manufacturing a CMOS transistor includes: forming a well isolation layer for separating each well after forming n-wells and p-wells in a semiconductor substrate; Forming a 1 p-type LDD region and a first p + type source / drain junction layer, and forming a first n-type LDD region and a first n + type source / drain junction layer below the p-well; Forming a second p-type LDD region on top of the n-well, and forming a second n-type LDD region on top of the p-well, and forming a second n-type LDD region on top of the n-well and the p-well. Forming a 2 p + type source / drain junction layer and a second n + type source / drain junction layer, respectively, removing the well separator and forming a gate electrode in its place, and the n-well and p-wells The first p + type source / drain junction layer or the first n + type source / drain junction layer from the surface within And forming a metal wiring to reach each and, forming a gate membrane dividing the gate electrode in the boundary region of the n- well and p- well.

본 발명의 제 2 관점으로서 씨모스 트랜지스터는, 반도체 기판 내에 상호 인접하게 형성된 n-웰 및 p-웰과, 상기 n-웰 및 p-웰 내의 상호 경계 영역에 분할된 형태로 형성된 게이트 전극과, 상기 n-웰 및 p-웰 내의 외곽 에지 영역에 표면부터 일정 깊이까지 형성된 금속 배선과, 상기 n-웰 및 p-웰 내에 상기 게이트 전극과 상기 금속 배선 사이에 각각 형성된 제 1 LDD 영역 및 제 1 소오스/드레인 접합층과, 상기 n-웰 및 p-웰 내의 표면 부근에 상기 게이트 전극과 인접하게 각각 형성된 제 2 LDD 영역과, 상기 n-웰 및 p-웰 내의 표면 부근에 상기 게이트 전극과 인접하게 각각 형성된 개별쌍의 제 2 소오스/드레인 접합층을 포함한다.As a second aspect of the present invention, a CMOS transistor includes an n-well and a p-well formed adjacent to each other in a semiconductor substrate, a gate electrode formed in a form divided in a mutual boundary region within the n-well and p-well, Metal interconnections formed from a surface to a predetermined depth in outer edge regions within the n-well and p-wells, and first LDD regions and first interconnections formed between the gate electrode and the metal interconnections in the n-well and p-wells, respectively; A source / drain junction layer, a second LDD region respectively formed adjacent to the gate electrode near surfaces in the n-well and p-wells, and adjacent the gate electrode near surfaces in the n-well and p-wells Each of the second source / drain junction layers formed separately.

본 발명에 의하면, 트렌치 바닥 부근과 트렌치 상부 에지인 웰 표면에 서로 분리된 소오스/드레인 접합층을 갖으며 트렌치 내부를 채우는 게이트 전극을 갖는 n채널 및 p채널 MOS 트랜지스터에 의해 트렌치 깊이로 채널 길이를 조정할 수 있으 므로 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있다.According to the present invention, the channel length is reduced to the trench depth by n-channel and p-channel MOS transistors having source / drain junction layers separated from each other on the well surface, which is near the trench bottom and the trench upper edge, and having gate electrodes filling the trench. Since the channel length margin can be largely secured in the highly integrated semiconductor device, the short channel effect can be prevented.

본 발명은 이와 같이 종래의 문제점을 해결한 수직형 구조의 CMOS 트랜지스터로서 고집적화에 유리한 효과가 있다.The present invention has an advantageous effect on high integration as a vertical type CMOS transistor that solves the conventional problems.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명에 따른 CMOS 트랜지스터의 구조를 보인 단면도이다. 도 2를 참조하여 CMOS 트랜지스터의 구성을 살펴보면, 2 is a cross-sectional view showing the structure of a CMOS transistor according to the present invention. Looking at the configuration of the CMOS transistor with reference to FIG.

반도체 기판(103) 내에 상호 인접하게 형성된 n-웰(105) 및 p-웰(107)과, n-웰(105) 및 p-웰(107) 내의 상호 경계 영역에 형성되어 그 중심부의 게이트 분리막(135)에 의해 분할된 게이트 전극(129)과, n-웰(105) 및 p-웰(107) 내의 외곽 에지 영역에 표면부터 일정 깊이까지 형성된 금속 배선(131, 133)과, n-웰(105) 및 p-웰(107) 내에 각각 게이트 전극(129)과 금속 배선(131, 133) 사이에 형성된 제 1 LDD 영역(113, 115) 및 제 1 소오스/드레인 접합층(117, 119)과, n-웰(105) 및 p-웰(107) 내의 표면 부근에 게이트 전극(129)과 인접하게 형성된 제 2 LDD 영역(121, 123)과, n-웰(105) 및 p-웰(107) 내의 표면 부근에 게이트 전극(129)과 인 접하면서 상호 서로 다른 도전형이 상호 대칭 위치에 배치된 개별쌍의 제 2 소오스/드레인 접합층(125a, 125b, 127a, 127b)을 포함한다.N-well 105 and p-well 107 formed adjacent to each other in the semiconductor substrate 103, and interlayer regions in the n-well 105 and p-well 107 formed in the gate isolation film at the center thereof The gate electrode 129 divided by the 135, the metal wires 131 and 133 formed from the surface to a predetermined depth in the outer edge regions in the n-well 105 and the p-well 107, and the n-well First LDD regions 113 and 115 and first source / drain junction layers 117 and 119 formed between the gate electrode 129 and the metal wirings 131 and 133 in the 105 and the p-well 107, respectively. And second LDD regions 121 and 123 formed adjacent to the surface of the n-well 105 and the p-well 107 and adjacent to the gate electrode 129, and the n-well 105 and the p-well ( Each pair of second source / drain junction layers 125a, 125b, 127a, and 127b, adjacent to the surface in 107, adjacent to the gate electrode 129 and having different conductivity types disposed at mutually symmetric positions are included.

이와 같은 CMOS 트랜지스터의 제조 공정을 순차적으로 살펴보면 아래와 같다. 도 3a 내지 도 3g는 본 발명에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도이다.Looking at the manufacturing process of such a CMOS transistor sequentially. 3A to 3G are flowcharts illustrating a method of manufacturing a CMOS transistor according to the present invention.

먼저, 도 3a에 도시된 바와 같이 소정의 하부 구조(도시 생략됨) 및 버퍼 산화막(101)이 형성된 반도체 기판(103)으로서 실리콘 기판 내에 웰-마스크를 이용한 불순물 이온주입 공정으로 소정 깊이를 갖는 n-웰(105) 및 p-웰(107)을 형성한다. 예로서, n형 불순물로서 인(P)을 저농도 이온 주입하여 n-웰(105)을 형성하고 그에 인접한 반도체 기판(103)에 p형 불순물로서 보론(B)을 이온 주입하여 p-웰(107)을 형성한다.First, as shown in FIG. 3A, as a semiconductor substrate 103 having a predetermined substructure (not shown) and a buffer oxide film 101, n having a predetermined depth in an impurity ion implantation process using a well-mask in a silicon substrate. -Well 105 and p-well 107 are formed. For example, phosphorus (P) as an n-type impurity is implanted at a low concentration to form an n-well 105, and boron (B) as an p-type impurity is implanted into a semiconductor substrate 103 adjacent thereto to p-well 107. ).

도 3b를 참조하면, n-웰(105) 및 p-웰(107)이 형성된 반도체 기판(103)에 대해 n-웰(105)과 p-웰(107)의 경계선을 중심으로 하여 트렌치(trench) 식각 공정을 진행함으로써 n-웰(105) 및 p-웰(107) 내에 게이트 형성을 위한 트렌치를 형성한다. 그리고 트렌치를 포함한 반도체 기판(103)의 상면에 라이너 산화막(109)을 형성, 즉 열공정을 통해 트렌치 표면 및 반도체 기판(103)의 상면을 성장시켜 라이너 산화막(109)을 형성한다. 트렌치를 포함한 반도체 기판(103)의 전면에 예로서, 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD)법을 통해 절연 물질인 트렌치 충진(trench filling) 물질을 증착하여 웰 분리막(111)을 형성하고, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 공정을 수행해 트렌치 이외의 영역에 존재하는 웰 분리막(111)을 제거한다.Referring to FIG. 3B, for the semiconductor substrate 103 on which the n-well 105 and the p-well 107 are formed, a trench is formed around the boundary between the n-well 105 and the p-well 107. The etching process is performed to form trenches for gate formation in the n-well 105 and the p-well 107. The liner oxide film 109 is formed on the top surface of the semiconductor substrate 103 including the trench, that is, the trench surface and the top surface of the semiconductor substrate 103 are grown through a thermal process to form the liner oxide film 109. For example, the trench isolation material, which is an insulating material, is deposited on the entire surface of the semiconductor substrate 103 including the trench by using an Atmospheric Pressure Chemical Vapor Deposition (APCVD) method to form the well separation layer 111. In addition, a chemical mechanical polishing (CMP) process is performed to remove the well separation membrane 111 existing in a region other than the trench.

도 3c를 참조하면, 각 웰(105, 107)에 웰 분리막(111)을 마스크로 삼아 LDD 이온 주입 공정 및 소오스/드레인 이온 주입 공정을 실시함으로써, n-웰(105) 내 웰 분리막(111)의 바닥 높이 부근에 저농도 p형 불순물이 주입된 제 1 p-형 LDD 영역(113)과 고농도 p형 불순물이 주입된 제 1 p+형 소오스/드레인 접합층(117)을 형성하고, p-웰(107) 내 웰 분리막(111)의 바닥 높이 부근에 저농도 n형 불순물이 주입된 제 1 n-형 LDD 영역(115)과 고농도 n형 불순물이 주입된 제 1 n+형 소오스/드레인 접합층(119)을 형성한다.Referring to FIG. 3C, an LDD ion implantation process and a source / drain ion implantation process are performed by using the well separation membrane 111 as a mask in each well 105 and 107, thereby forming the well separation membrane 111 in the n-well 105. The first p-type LDD region 113 implanted with the low concentration p-type impurity and the first p + type source / drain junction layer 117 implanted with the high concentration p-type impurity are formed near the bottom height of the p-well ( The first n-type LDD region 115 into which the low concentration n-type impurity is implanted near the bottom height of the well separation membrane 111 and the first n + type source / drain junction layer 119 into which the high concentration n-type impurity is implanted. To form.

도 3d를 참조하면, 각 웰(105, 107) 내의 표면 부근에 웰 분리막(111)과 인접하게 LDD 이온 주입 공정을 실시하여 n-웰(105) 내에 저농도 p형 불순물이 주입된 제 2 p-형 LDD 영역(121)을 형성함과 아울러 p-웰(107) 내에 저농도 n형 불순물이 주입된 제 2 n-형 LDD 영역(123)을 형성한다.Referring to FIG. 3D, an LDD ion implantation process is performed near the surfaces of the wells 105 and 107 adjacent to the well separation membrane 111 to form the second p- implanted with the low concentration p-type impurities in the n-well 105. In addition to forming the type LDD region 121, a second n-type LDD region 123 into which the low concentration n-type impurity is implanted is formed in the p-well 107.

그리고, 각 웰(105, 107) 내의 표면 부근에 웰 분리막(111)과 인접하게 소오스/드레인 이온 주입 공정을 실시하여 고농도 p형 불순물이 주입된 제 2 p+형 소오스/드레인 접합층(125a, 127a) 및 고농도 n형 불순물이 주입된 제 2 n+형 소오스/드레인 접합층(125b, 127b)을 상호 인접하게 형성한다. 여기서 웰 분리막(111)을 중심으로 볼 때에 서로 다른 도전형의 제 2 소오스/드레인 접합층을 상호 대칭 위치에 형성한다.The second p + type source / drain junction layers 125a and 127a in which a high concentration of p-type impurities are implanted by performing a source / drain ion implantation process adjacent to the well separation membrane 111 near the surface of each well 105 and 107 are implanted. ) And the second n + type source / drain junction layers 125b and 127b into which the high concentration n-type impurity is implanted are formed adjacent to each other. Here, the second source / drain junction layers having different conductivity types are formed at mutually symmetric positions when the well separation membrane 111 is viewed as the center.

도 3e를 참조하면, 트렌치 식각 공정을 통해 웰 분리막(111)을 제거한 후에 그 트렌치에 반도체 기판(102)과는 다른 도전형, 예로서 n형 도프트 폴리 실리콘을 증착하고 화학기계적연마(CMP) 등과 같은 평탄화 공정을 수행하여 게이트 전극(129)을 형성한다.Referring to FIG. 3E, after the well isolation layer 111 is removed through a trench etching process, a conductive type different from the semiconductor substrate 102 is deposited on the trench, for example, n-type doped polysilicon, and chemical mechanical polishing (CMP) is performed. The gate electrode 129 is formed by performing a planarization process such as the above.

도 3f를 참조하면, n-웰(105) 및 p-웰(107)의 외곽 에지 영역에 대한 트렌치 식각 공정을 진행하여 n-웰(105) 및 p-웰(107)의 표면부터 제 1 p+형 소오스/드레인 접합층(117) 또는 제 1 n+형 소오스/드레인 접합층(119)에 도달하는 트렌치를 형성한다.Referring to FIG. 3F, a trench etch process is performed on the outer edge regions of the n-well 105 and the p-well 107 to obtain a first p + from the surface of the n-well 105 and the p-well 107. A trench reaching the type source / drain junction layer 117 or the first n + type source / drain junction layer 119 is formed.

그리고, 제 1 p+형 소오스/드레인 접합층(117) 또는 제 1 n+형 소오스/드레인 접합층(119)까지 형성된 트렌치 내에 금속 물질을 갭 필하는 금속 배선 공정을 통해 금속 배선(131, 133)을 형성한다.The metal wirings 131 and 133 may be formed through a metal wiring process of gap-filling a metal material in a trench formed up to the first p + type source / drain junction layer 117 or the first n + type source / drain junction layer 119. Form.

아울러, n-웰(105)과 p-웰(107)의 경계 영역, 즉 게이트 전극(129)의 중앙 영역에 대한 트렌치 식각 공정을 진행해 게이트 전극(129)의 중앙 영역을 표면부터 바닥까지 식각하여 게이트 전극(129)을 분할하고, 게이트 전극(129)을 분할한 트렌치를 포함한 반도체 기판(103)의 전면에 예로서, 상압화학기상증착(APCVD)법을 통해 절연 물질인 트렌치 충진 물질을 증착하여 게이트 분리막(135)을 형성하고, 화학적기계적연마(CMP) 공정 등과 같은 평탄화 공정을 수행해 트렌치 이외의 영역에 존재하는 게이트 분리막(135)을 제거한다.In addition, a trench etching process is performed on the boundary area between the n-well 105 and the p-well 107, that is, the center area of the gate electrode 129, and the center area of the gate electrode 129 is etched from the surface to the bottom. By dividing the gate electrode 129 and depositing a trench filling material as an insulating material on the entire surface of the semiconductor substrate 103 including the trench dividing the gate electrode 129, for example, by an atmospheric pressure chemical vapor deposition (APCVD) method. The gate separation layer 135 is formed, and a planarization process such as a chemical mechanical polishing (CMP) process is performed to remove the gate separation layer 135 existing in a region other than the trench.

도 3g를 참조하면, 반도체 기판(103)의 전면에 실리사이드(Silicide) 형성 소오스를 증착한 후 어닐 공정을 수행하여 금속 배선(131, 133), 제 2 n+형 소오스/드레인 접합층(125b, 127b), 제 2 p+형 소오스/드레인 접합층(125a, 127a) 및 분 할된 게이트 전극(129)의 상부에 실리사이드층(137)을 형성하여 전기 저항을 낮춘다.Referring to FIG. 3G, a silicide forming source is deposited on the entire surface of the semiconductor substrate 103, and an annealing process is performed on the metal wirings 131 and 133 and the second n + type source / drain junction layers 125b and 127b. ), The silicide layer 137 is formed on the second p + type source / drain junction layers 125a and 127a and the divided gate electrode 129 to lower the electrical resistance.

끝으로, 실리사이드층(137)이 형성된 금속 배선(131, 133), 제 2 n+형 소오스/드레인 접합층(125b, 127b), 제 2 p+형 소오스/드레인 접합층(125a, 127a) 및 분할된 게이트 전극(129)을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.Finally, the metal wirings 131 and 133 having the silicide layer 137 formed thereon, the second n + type source / drain junction layers 125b and 127b, the second p + type source / drain junction layers 125a and 127a, and the divided portions. A metallization process is performed to connect the gate electrode 129 to an external terminal.

지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.It has been described so far limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.

도 1은 종래 기술에 의한 CMOS 트랜지스터의 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing the structure of a CMOS transistor according to the prior art,

도 2는 본 발명에 따른 CMOS 트랜지스터의 구조를 보인 단면도, 2 is a cross-sectional view showing the structure of a CMOS transistor according to the present invention;

도 3a 내지 도 3g는 본 발명에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도.3A to 3G are process flowcharts for explaining a method of manufacturing a CMOS transistor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 버퍼 산화막 103 : 반도체 기판101: buffer oxide film 103: semiconductor substrate

105 : n-웰 107 : p-웰105: n-well 107: p-well

109 : 라이너 산화막 111 : 웰 분리막109: liner oxide film 111: well separation membrane

113 : 제 1 p-형 LDD 영역 115 : 제 1 n-형 LDD 영역113: first p-type LDD region 115: first n-type LDD region

117 : 제 1 p+형 소오스/드레인 접합층117: first p + type source / drain junction layer

119 : 제 1 n+형 소오스/드레인 접합층119: first n + type source / drain junction layer

121 : 제 2 p-형 LDD 영역 123 : 제 2 n-형 LDD 영역121: second p-type LDD region 123: second n-type LDD region

125a, 127a : 제 2 p+형 소오스/드레인 접합층125a, 127a: second p + type source / drain junction layer

125b, 127b : 제 2 n+형 소오스/드레인 접합층125b, 127b: second n + type source / drain junction layer

129 : 게이트 전극 131, 133: 금속 배선129: gate electrodes 131, 133: metal wiring

135 : 게이트 분리막 137 : 실리사이드층135 gate separator 137 silicide layer

Claims (8)

반도체 기판 내에 n-웰 및 p-웰을 형성한 후에 각 웰을 분리하는 웰 분리막을 형성하는 단계와,Forming a well separator for separating each well after forming n-wells and p-wells in the semiconductor substrate, 상기 n-웰 내의 하부에 제 1 p-형 LDD 영역과 제 1 p+형 소오스/드레인 접합층을 형성하고, 상기 p-웰 내의 하부에 제 1 n-형 LDD 영역과 제 1 n+형 소오스/드레인 접합층을 형성하는 단계와,Forming a first p-type LDD region and a first p + type source / drain junction layer in the bottom of the n-well, and a first n-type LDD region and a first n + type source / drain in the bottom of the p-well Forming a bonding layer, 상기 n-웰 내의 상부에 제 2 p-형 LDD 영역을 형성하고, 상기 p-웰 내의 상부에 제 2 n-형 LDD 영역을 형성하는 단계와,Forming a second p-type LDD region on top of the n-well, and forming a second n-type LDD region on top of the p-well; 상기 n-웰과 p-웰 내의 상부에 제 2 p+형 소오스/드레인 접합층 및 제 2 n+형 소오스/드레인 접합층을 각각 형성하는 단계와,Forming a second p + type source / drain junction layer and a second n + type source / drain junction layer on top of the n-well and p-well, respectively; 상기 웰 분리막을 제거한 후에 그 자리에 게이트 전극을 형성하는 단계와,Removing the well separator and forming a gate electrode therein; 상기 n-웰 및 p-웰 내에 표면부터 상기 제 1 p+형 소오스/드레인 접합층 또는 제 1 n+형 소오스/드레인 접합층에 도달하는 금속 배선을 각각 형성하는 단계와,Forming metal wirings from the surface to the first p + type source / drain junction layer or the first n + type source / drain junction layer in the n-well and p-well, respectively; 상기 n-웰과 p-웰의 경계 영역에 상기 게이트 전극을 분할하는 게이트 분리막을 형성하는 단계Forming a gate separator that divides the gate electrode in a boundary region between the n-well and the p-well 를 포함하는 씨모스 트랜지스터의 제조 방법.Method of manufacturing a CMOS transistor comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속 배선, 제 2 n+형 소오스/드레인 접합층, 제 2 p+형 소오스/드레인 접합층 및 게이트 전극의 상부에 실리사이드층을 형성하는 단계와,Forming a silicide layer on the metal wiring, the second n + type source / drain junction layer, the second p + type source / drain junction layer, and a gate electrode; 상기 실리사이드층이 형성된 상기 금속 배선, 제 2 n+형 소오스/드레인 접합층, 제 2 p+형 소오스/드레인 접합층 및 게이트 전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시하는 단계Performing a metallization process for connecting the metal line on which the silicide layer is formed, the second n + type source / drain junction layer, the second p + type source / drain junction layer, and a gate electrode to an external terminal; 를 더 포함하는 씨모스 트랜지스터의 제조 방법.The method of manufacturing a CMOS transistor further comprising. 제 1 항에 있어서,The method of claim 1, 상기 웰 분리막을 형성하는 단계는, 상기 반도체 기판에 트렌치를 형성하여 상기 트렌치의 표면 및 상기 반도체 기판의 상면을 라이너 산화막을 형성한 후에 상기 트렌치를 갭 필하여 상기 웰 분리막을 형성하는The forming of the well separation layer may include forming a trench in the semiconductor substrate to form a liner oxide layer on a surface of the trench and an upper surface of the semiconductor substrate, and then gap fill the trench to form the well separation layer. 씨모스 트랜지스터의 제조 방법.Method of manufacturing CMOS transistors. 제 1 항에 있어서,The method of claim 1, 상기 제 1 p+형 소오스/드레인 접합층 및 제 1 n+형 소오스/드레인 접합층은, 상기 웰 분리막의 바닥 높이에 형성하는The first p + type source / drain junction layer and the first n + type source / drain junction layer are formed at the bottom height of the well separation membrane. 씨모스 트랜지스터의 제조 방법.Method of manufacturing CMOS transistors. 제 1 항에 있어서,The method of claim 1, 상기 제 2 p+형 소오스/드레인 접합층 및 제 2 n+형 소오스/드레인 접합층 은, 상기 n-웰 및 p-웰의 표면에 형성하는The second p + type source / drain junction layer and the second n + type source / drain junction layer are formed on the surfaces of the n-well and p-well. 씨모스 트랜지스터의 제조 방법.Method of manufacturing CMOS transistors. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 2 p+형 소오스/드레인 접합층 및 제 2 n+형 소오스/드레인 접합층은, 상기 웰 분리막을 중심으로 볼 때에 서로 다른 도전형을 상호 대칭 위치에 형성하는The second p + type source / drain junction layer and the second n + type source / drain junction layer may form different conductivity types at mutually symmetric positions when viewed from the well separation membrane. 씨모스 트랜지스터의 제조 방법.Method of manufacturing CMOS transistors. 반도체 기판 내에 상호 인접하게 형성된 n-웰 및 p-웰과,N-well and p-well formed adjacent to each other in the semiconductor substrate, 상기 n-웰 및 p-웰 내의 상호 경계 영역에 분할된 형태로 형성된 게이트 전극과,A gate electrode formed in a divided form in the mutual boundary region in the n-well and p-well, 상기 n-웰 및 p-웰 내의 외곽 에지 영역에 표면부터 일정 깊이까지 형성된 금속 배선과,Metal wires formed from a surface to a predetermined depth in outer edge regions of the n-well and p-well, 상기 n-웰 및 p-웰 내에 상기 게이트 전극과 상기 금속 배선 사이에 각각 형성된 제 1 LDD 영역 및 제 1 소오스/드레인 접합층과,A first LDD region and a first source / drain junction layer respectively formed between the gate electrode and the metal wiring in the n-well and p-well; 상기 n-웰 및 p-웰 내의 표면 부근에 상기 게이트 전극과 인접하게 각각 형성된 제 2 LDD 영역과,Second LDD regions respectively formed adjacent to the gate electrode in the vicinity of surfaces in the n-well and p-well, 상기 n-웰 및 p-웰 내의 표면 부근에 상기 게이트 전극과 인접하게 각각 형성된 개별쌍의 제 2 소오스/드레인 접합층A second pair of source / drain junction layers each formed adjacent to the gate electrode near surfaces in the n-well and p-wells; 을 포함하는 씨모스 트랜지스터.CMOS transistor comprising a. 제 7 항에 있어서,The method of claim 7, wherein 제 2 소오스/드레인 접합층은, 상호 서로 다른 도전형이 상호 대칭 위치에 배치된In the second source / drain junction layer, different conductivity types are arranged at mutually symmetric positions. 씨모스 트랜지스터.CMOS transistors.
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