JP5214909B2

JP5214909B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5214909B2
Application number: JP2007135159A
Authority: JP
Inventors: 貴光山中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-05-22
Filing date: 2007-05-22
Publication date: 2013-06-19
Anticipated expiration: 2027-05-22
Also published as: JP2008294039A

Description

本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）構造の容量素子を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having a capacitive element having a MOS (Metal-Oxide-Semiconductor) structure and a method for manufacturing the same.

たとえば、画像処理のための集積回路（画像処理ＩＣ）は、トランジスタや容量素子などで構成される。
容量素子の代表的なものに、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）がある。このＭＩＭキャパシタの単位面積当たりの容量（容量密度）は、たとえば、膜厚３８ｎｍの酸化シリコン膜を容量膜として用いたもので、約１ｆＦ／μｍ^２程度である。そのため、ＭＩＭキャパシタを搭載した集積回路チップ（半導体装置）では、ＭＩＭキャパシタが半導体基板上で比較的広い面積を占めており、このことが小型化を妨げる原因の１つとなっている。 For example, an integrated circuit (image processing IC) for image processing includes a transistor, a capacitor, and the like.
A typical capacitor element is a capacitor element (MIM capacitor) having a MIM (Metal-Insulator-Metal) structure. The capacitance (capacitance density) per unit area of this MIM capacitor is, for example, about 1 fF / μm ² using a 38 nm-thickness silicon oxide film as the capacitance film. For this reason, in an integrated circuit chip (semiconductor device) on which an MIM capacitor is mounted, the MIM capacitor occupies a relatively large area on the semiconductor substrate, which is one of the causes that hinder miniaturization.

ＭＩＭキャパシタの容量密度は、容量膜を薄膜化することにより増大させることができる。ところが、容量膜（酸化シリコン膜）の形成手法であるプラズマＣＶＤ（Chemical Vapor Deposition）法では、膜厚の小さい容量膜を形成すると、その容量膜の各部の膜厚に大きなばらつきを生じてしまう。そのため、ＭＩＭキャパシタでは、容量膜の薄膜化による容量密度の増大は困難である。 The capacitance density of the MIM capacitor can be increased by making the capacitance film thinner. However, in a plasma CVD (Chemical Vapor Deposition) method, which is a method for forming a capacitive film (silicon oxide film), when a small-capacity capacitor film is formed, the thickness of each part of the capacitive film varies greatly. Therefore, in the MIM capacitor, it is difficult to increase the capacitance density by reducing the capacitance film.

また、ＭＩＭキャパシタは、半導体基板上に層間絶縁膜を介して配置されるので、ＭＩＭキャパシタを搭載した集積回路チップでは、トランジスタなどの他の素子をＭＩＭキャパシタの下方に配置することにより小型化を図ることができる。しかし、ＬＣＲ誘導による影響を考えると、ＭＩＭキャパシタと対向する全領域に素子を形成することはできず、集積回路チップの小型化にも限界がある。 In addition, since the MIM capacitor is disposed on the semiconductor substrate via the interlayer insulating film, the integrated circuit chip on which the MIM capacitor is mounted can be reduced in size by disposing other elements such as transistors under the MIM capacitor. Can be planned. However, considering the effect of LCR induction, elements cannot be formed in the entire region facing the MIM capacitor, and there is a limit to miniaturization of the integrated circuit chip.

さらに、ＭＩＭキャパシタは、トランジスタなどの他の素子とは別工程で形成しなければならないため、ＭＩＭキャパシタを搭載すると、製造工程数の増加を余儀なくされ、それゆえ工程管理の負担も増える。
容量素子の他の代表的なものに、ＭＯＳ構造の容量素子（ＭＯＳキャパシタ）がある。ＭＯＳキャパシタは、ＭＩＭキャパシタの容量密度の約１０倍の容量密度を有するので、ＭＩＭキャパシタに代えて、ＭＯＳキャパシタを搭載することにより、高容量化または集積回路チップの小型化を図ることができる。また、ＭＩＭキャパシタに代えて、ＭＯＳキャパシタを搭載することにより、ＭＩＭキャパシタを製造する工程を不要とすることができるので、製造工程数および工程管理の負担を低減することができる。 Furthermore, since the MIM capacitor must be formed in a separate process from other elements such as transistors, when the MIM capacitor is mounted, the number of manufacturing processes is inevitably increased, and thus the burden of process management is also increased.
Another typical capacitor element is a MOS capacitor element (MOS capacitor). Since the MOS capacitor has a capacity density about 10 times that of the MIM capacitor, it is possible to increase the capacity or reduce the size of the integrated circuit chip by mounting the MOS capacitor instead of the MIM capacitor. In addition, by mounting a MOS capacitor instead of the MIM capacitor, a process for manufacturing the MIM capacitor can be made unnecessary, so that the number of manufacturing processes and the burden of process management can be reduced.

一般的なＭＯＳキャパシタは、半導体基板の表層部に形成されたウェルを下部電極とし、ウェル上に形成されたポリシリコン膜を上部電極として、これらのウェルおよびポリシリコン膜間に酸化シリコン膜からなる容量膜を挟み込んだ構造を有している。ところが、この構造では、ウェルに形成される空乏層の容量が印加電圧に依存するため、容量膜全体の容量が一定ではない。すなわち、印加電圧に依存して、容量密度が大きく変化する。そのため、一般的なＭＯＳキャパシタは、実用的ではない。
特開２００１−３０８２７４号公報 A general MOS capacitor is composed of a silicon oxide film between the well and the polysilicon film, with the well formed in the surface layer portion of the semiconductor substrate as the lower electrode and the polysilicon film formed on the well as the upper electrode. It has a structure in which a capacitive film is sandwiched. However, in this structure, since the capacitance of the depletion layer formed in the well depends on the applied voltage, the capacitance of the entire capacitive film is not constant. That is, the capacitance density varies greatly depending on the applied voltage. Therefore, a general MOS capacitor is not practical.
JP 2001-308274 A

本発明の目的は、容量密度の電圧依存性が排除され、かつ、さらなる高容量化が図られた容量素子を備える、半導体装置の製造方法を提供することである。 An object of the present invention, the capacitance density voltage dependence of is eliminated, and includes a capacitor higher capacity is achieved, is to provide a method for manufacturing a semiconductor equipment.

前記の目的を達成するための（１）の発明は、半導体基板と、前記半導体基板をその表面から掘り下げて形成され、容量素子が形成される容量素子形成領域を前記容量素子とは別の半導体素子が形成される半導体素子形成領域から分離するための素子領域分離溝と、前記容量素子形成領域において、前記半導体基板の表層部に不純物をドープして形成されたウェルと、前記ウェル内において、前記半導体基板をその表面から掘り下げて形成された容量素子用溝と、酸化シリコン膜からなり、前記容量素子用溝の底面上および側面上に形成された容量膜と、導電性膜からなり、前記容量膜上に形成された上部電極と、前記容量素子用溝の底面および側面に沿って、前記半導体基板に前記ウェルの不純物濃度よりも高濃度に不純物をドープして形成され、前記容量膜を挟んで前記上部電極と対向する高濃度不純物拡散層とを含む、半導体装置である。 The invention of (1) for achieving the above object is to provide a semiconductor substrate and a capacitor element forming region formed by digging the semiconductor substrate from its surface and forming a capacitor element, which is a semiconductor different from the capacitor element. In the well, an element region separation groove for separating from a semiconductor element formation region in which an element is formed, a well formed by doping impurities in a surface layer portion of the semiconductor substrate in the capacitor element formation region, The capacitor element groove formed by digging down the semiconductor substrate from the surface thereof, a silicon oxide film, the capacitor film formed on the bottom surface and the side surface of the capacitor element groove, and a conductive film, The upper electrode formed on the capacitor film and the bottom and side surfaces of the capacitor element groove are doped with impurities at a concentration higher than the impurity concentration of the well. It is, and a high concentration impurity diffusion layers facing the upper electrode across the capacitive film is a semiconductor device.

この構成によれば、素子領域分離溝により半導体素子形成領域から分離される容量素子形成領域には、ウェルが形成され、このウェル内には、容量素子用溝が半導体基板の表面から掘り下げて形成されている。容量素子用溝の底面および側面に沿って、ウェルの不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層が形成されている。また、容量素子用溝の底面上および側面上には、酸化シリコン膜からなる容量膜が形成され、この容量膜上には、導電性膜からなる上部電極が形成されている。すなわち、容量素子形成領域には、ウェル（下部電極）、容量膜および上部電極により、ＭＯＳ型の容量素子（ＭＯＳキャパシタ）が形成されている。 According to this configuration, the well is formed in the capacitor element formation region separated from the semiconductor element formation region by the element region isolation groove, and the capacitor element groove is dug down from the surface of the semiconductor substrate in the well. Has been. A high concentration impurity diffusion layer having an impurity concentration higher than the impurity concentration of the well is formed along the bottom surface and the side surface of the capacitor element trench. A capacitor film made of a silicon oxide film is formed on the bottom surface and side surfaces of the capacitor element groove, and an upper electrode made of a conductive film is formed on the capacitor film. That is, in the capacitor element formation region, a MOS capacitor element (MOS capacitor) is formed by the well (lower electrode), the capacitor film, and the upper electrode.

一般的なＭＯＳキャパシタでは、下部電極がほぼ一様な不純物濃度を有するウェルで構成されるのに対し、容量素子形成領域に形成される容量素子では、下部電極をなすウェルにおいて、容量膜を挟んで上部電極と対向する領域に、それ以外の領域における不純物濃度（ウェルの不純物濃度）よりも高い不純物濃度を有する高濃度不純物拡散層が形成されている。これにより、下部電極における空乏層の広がりを抑制することができる。その結果、容量素子の容量密度の電圧依存性を排除（解消）することができる。 In a general MOS capacitor, the lower electrode is composed of a well having a substantially uniform impurity concentration, whereas in a capacitive element formed in the capacitive element formation region, a capacitive film is sandwiched between the wells forming the lower electrode. In the region facing the upper electrode, a high concentration impurity diffusion layer having an impurity concentration higher than the impurity concentration in other regions (impurity concentration of the well) is formed. Thereby, the spread of the depletion layer in the lower electrode can be suppressed. As a result, the voltage dependency of the capacitance density of the capacitive element can be eliminated (eliminated).

また、容量膜は、容量素子用溝の底面および側面に沿った形状を有している。これにより、半導体基板上における容量素子の占有面積の増大を招くことなく、ウェルおよび上部電極における容量膜を挟んで対向する部分の面積を増大させることができ、容量素子の高容量化を図ることができる。
さらに、容量素子用溝の深さを変更することにより、半導体基板上における容量素子の占有面積を変更することなく、ウェルおよび上部電極の互いに対向する部分の面積（容量膜の表面積）を変更することができ、容量素子の容量を変更することができる。 The capacitive film has a shape along the bottom and side surfaces of the capacitor element groove. As a result, the area of the well and the upper electrode facing each other across the capacitive film can be increased without increasing the occupied area of the capacitive element on the semiconductor substrate, and the capacity of the capacitive element can be increased. Can do.
Further, by changing the depth of the capacitor element groove, the area of the well and the upper electrode facing each other (surface area of the capacitor film) is changed without changing the area occupied by the capacitor element on the semiconductor substrate. And the capacitance of the capacitor can be changed.

（２）の発明は、前記半導体素子は、ＭＯＳトランジスタであり、前記ＭＯＳトランジスタは、ゲート酸化膜を備え、前記容量膜および前記ゲート酸化膜は、同層の酸化シリコン膜からなる、（１）記載の半導体装置である。
この構成によれば、半導体素子形成領域には、ＭＯＳトランジスタが形成されている。そして、ＭＯＳトランジスタのゲート酸化膜と容量素子の容量膜とは、同層の酸化シリコン膜からなる。そのため、ＭＯＳトランジスタのゲート酸化膜と容量素子の容量膜とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。 In the invention of (2), the semiconductor element is a MOS transistor, the MOS transistor includes a gate oxide film, and the capacitor film and the gate oxide film are formed of the same silicon oxide film. (1) It is a semiconductor device of description.
According to this configuration, the MOS transistor is formed in the semiconductor element formation region. The gate oxide film of the MOS transistor and the capacitor film of the capacitor element are made of the same silicon oxide film. Therefore, the gate oxide film of the MOS transistor and the capacitor film of the capacitor can be formed in the same process. As a result, the manufacturing process can be simplified.

なお、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとでは、ゲート酸化膜の膜厚が異なるので、半導体基板上に高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが混載される場合、容量膜を高耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するか、容量膜を低耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するかによって、容量素子の容量を選択的に変更することができる。 Since the high breakdown voltage MOS transistor and the low breakdown voltage MOS transistor have different gate oxide film thicknesses, when the high breakdown voltage MOS transistor and the low breakdown voltage MOS transistor are mixedly mounted on the semiconductor substrate, the capacitor film is formed as a high breakdown voltage MOS transistor. The capacitance of the capacitive element can be selectively changed depending on whether it is formed in the same process as the gate oxide film or in the same process as the gate oxide film of the low breakdown voltage MOS transistor.

（３）の発明は、前記ＭＯＳトランジスタは、前記ゲート酸化膜上に形成されたゲート電極を備え、前記上部電極および前記ゲート電極は、同層のポリシリコン膜からなる、（２）記載の半導体装置である。
この構成によれば、ＭＯＳトランジスタのゲート電極と容量素子の上部電極とは、同層のポリシリコン膜からなる。そのため、ＭＯＳトランジスタのゲート電極と容量素子の上部電極とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。 (3) of the invention, the MOS transistor includes a gate electrode formed on said gate oxide film, the upper electrode and the gate electrode is formed of a polysilicon film in the same layer, (2) according semiconductor Device.
According to this configuration, the gate electrode of the MOS transistor and the upper electrode of the capacitive element are formed of the same polysilicon film. Therefore, the gate electrode of the MOS transistor and the upper electrode of the capacitor can be formed in the same process. As a result, the manufacturing process can be simplified.

（３）記載の半導体装置は、請求項１に記載された製造方法により製造することができる。この請求項１記載の製造方法は、半導体基板の表層部に、容量素子用溝、および前記容量素子用溝が形成される容量素子形成領域を半導体素子形成領域から分離するための素子分離溝を形成する工程と、前記半導体基板上に、前記容量素子用溝を露出させる開口を有する第１レジスト膜を形成する工程と、前記第１レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、高濃度不純物拡散層を形成する工程と、前記第１レジスト膜を除去し、前記半導体基板上に、前記容量素子形成領域を露出させる開口を有する第２レジスト膜を形成する工程と、前記第２レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、前記容量素子形成領域に、ウェルを形成する工程と、前記半導体素子形成領域上および前記高濃度不純物拡散層上に酸化シリコン膜を積層することにより、前記半導体素子形成領域にゲート酸化膜を形成するとともに、前記高濃度不純物拡散層上に容量膜を形成する工程と、前記ゲート酸化膜上および前記容量膜上にポリシリコン膜を積層することにより、前記ゲート酸化膜上にゲート電極を形成するとともに、前記容量膜上に上部電極を形成する工程とを含む。
The semiconductor device described in (3) can be manufactured by the manufacturing method described in claim 1 . In the manufacturing method according to claim 1 , a capacitor element groove and an element isolation groove for separating the capacitor element formation region in which the capacitor element groove is formed from the semiconductor element formation region are formed in a surface layer portion of the semiconductor substrate. Forming a first resist film having an opening exposing the capacitor element trench on the semiconductor substrate; and doping the semiconductor substrate with impurities using the first resist film as a mask. Forming a high-concentration impurity diffusion layer; removing the first resist film; and forming a second resist film having an opening exposing the capacitor element formation region on the semiconductor substrate; Forming a well in the capacitor element formation region by doping impurities into the semiconductor substrate using the second resist film as a mask; and And a step of forming a gate oxide film in the semiconductor element formation region by laminating a silicon oxide film on the high-concentration impurity diffusion layer, and forming a capacitance film on the high-concentration impurity diffusion layer; Forming a gate electrode on the gate oxide film by stacking a polysilicon film on the oxide film and the capacitor film, and forming an upper electrode on the capacitor film.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。
この半導体装置１は、シリコン基板２を備えている。シリコン基板２の表層部には、複数の素子領域分離溝３，４が形成されている。これらの素子領域分離溝３，４は、シリコン基板２をその表面から比較的浅く（たとえば、深さ０．３μｍ程度）掘り下げて形成されている。素子領域分離溝３，４内には、酸化シリコン５が埋め込まれている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 includes a silicon substrate 2. A plurality of element region separation grooves 3 and 4 are formed in the surface layer portion of the silicon substrate 2. These element region isolation trenches 3 and 4 are formed by digging down the silicon substrate 2 relatively shallowly (for example, about 0.3 μm deep) from the surface thereof. Silicon oxide 5 is embedded in the element region isolation trenches 3 and 4.

素子領域分離溝３によって分離（ＳＴＩ：Shallow Trench Isolation）された容量素子形成領域６には、シリコン基板２の表層部に、Ｎ型ウェル７が形成されている。Ｎ型ウェル７内には、素子領域分離溝３と間隔を隔てて、環状分離溝８がシリコン基板２を表面から掘り下げて形成されている。また、環状分離溝８の内側には、複数の容量素子用溝９がシリコン基板２を表面から掘り下げて形成されている。この実施形態では、環状分離溝８の内側に、平面視矩形状の容量素子用溝９と、これを２重に取り囲む２つの平面視矩形枠状の容量素子用溝９とが形成されている。環状分離溝８および容量素子用溝９は、素子領域分離溝３，４と同じ深さに形成されている。また、環状分離溝８内には、酸化シリコン５が埋め込まれている。 An N-type well 7 is formed in the surface layer portion of the silicon substrate 2 in the capacitor element formation region 6 separated by the element region isolation trench 3 (STI: Shallow Trench Isolation). In the N-type well 7, an annular isolation groove 8 is formed by digging down the silicon substrate 2 from the surface at a distance from the element region isolation groove 3. A plurality of capacitor element grooves 9 are formed inside the annular separation groove 8 by digging down the silicon substrate 2 from the surface. In this embodiment, a capacitive element groove 9 having a rectangular shape in a plan view and two capacitive element grooves 9 having a rectangular frame shape in a planar view surrounding the double are formed inside the annular separation groove 8. . The annular separation groove 8 and the capacitor element groove 9 are formed at the same depth as the element region separation grooves 3 and 4. A silicon oxide 5 is embedded in the annular separation groove 8.

環状分離溝８の内側において、Ｎ型ウェル７（シリコン基板２）の表面ならびに容量素子用溝９の底面および側面に沿って、Ｎ型ウェル７の不純物濃度（たとえば、１．０×１０^１８ｃｍ^−３）よりも高い不純物濃度（たとえば、１．０×１０^２１ｃｍ^−３）を有する高濃度不純物拡散層１０が形成されている。また、Ｎ型ウェル７の表面上ならびに容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成されている。さらに、その容量膜１１上には、ポリシリコン膜からなる上部電極１２が積層されている。上部電極１２は、その周縁部が環状分離溝８上に位置している。 Inside the annular separation groove 8, along the surface of the N-type well 7 (silicon substrate 2) and the bottom and side surfaces of the capacitor element groove 9, the impurity concentration of the N-type well 7 (for example, 1.0 × 10 ¹⁸ cm). ⁻³ ), a high-concentration impurity diffusion layer 10 having an impurity concentration (for example, 1.0 × 10 ²¹ cm ⁻³ ) higher than that is formed. A capacitor film 11 made of a silicon oxide film is formed on the surface of the N-type well 7 and on the bottom and side surfaces of the capacitor element groove 9. Further, an upper electrode 12 made of a polysilicon film is laminated on the capacitor film 11. The upper electrode 12 has a peripheral edge located on the annular separation groove 8.

これにより、半導体装置１は、環状分離溝８の内側に、下部電極として機能するＮ型ウェル７と上部電極１２とにより容量膜１１を挟み込んだＭＯＳ構造の容量素子（ＭＯＳキャパシタ）１３を備えている。そして、Ｎ型ウェル７には、容量膜１１を挟んで上部電極１２と対向する部分に、高濃度不純物拡散層１０が形成されている。容量膜１１および上部電極１２の側面は、サイドウォール１４に取り囲まれて覆われている。 As a result, the semiconductor device 1 includes a capacitive element (MOS capacitor) 13 having a MOS structure in which the capacitive film 11 is sandwiched between the N-type well 7 and the upper electrode 12 functioning as the lower electrode inside the annular separation groove 8. Yes. A high-concentration impurity diffusion layer 10 is formed in the N-type well 7 at a portion facing the upper electrode 12 with the capacitance film 11 interposed therebetween. The side surfaces of the capacitive film 11 and the upper electrode 12 are surrounded by and covered with the sidewalls 14.

素子領域分離溝３と環状分離溝８との間の環状領域には、Ｎ型ウェル７の表層部に、Ｎ型ウェル７の不純物濃度よりも高い不純物濃度を有するコンタクト層１５が形成されている。
素子領域分離溝４によって分離（ＳＴＩ）された半導体素子形成領域１６には、ＭＯＳトランジスタ１７が形成されている。具体的には、半導体素子形成領域１６には、シリコン基板２の表層部に、Ｎ型ウェル１８が形成されている。このＮ型ウェル１８の表層部には、チャネル領域１９を挟んで、Ｐ型ソース拡散層２０およびＰ型ドレイン拡散層２１が形成されている。そして、チャネル領域１９の表面上には、酸化シリコン膜からなるゲート酸化膜２２が形成され、このゲート酸化膜２２上には、ポリシリコン膜からなるゲート電極２３が積層されている。ゲート酸化膜２２およびゲート電極２３の側面は、サイドウォール２４に取り囲まれて覆われている。 In an annular region between the element region isolation trench 3 and the annular isolation trench 8, a contact layer 15 having an impurity concentration higher than the impurity concentration of the N-type well 7 is formed on the surface layer portion of the N-type well 7. .
A MOS transistor 17 is formed in the semiconductor element formation region 16 isolated (STI) by the element region isolation trench 4. Specifically, an N-type well 18 is formed in the surface layer portion of the silicon substrate 2 in the semiconductor element formation region 16. A P-type source diffusion layer 20 and a P-type drain diffusion layer 21 are formed on the surface layer portion of the N-type well 18 with the channel region 19 interposed therebetween. A gate oxide film 22 made of a silicon oxide film is formed on the surface of the channel region 19, and a gate electrode 23 made of a polysilicon film is laminated on the gate oxide film 22. Side surfaces of the gate oxide film 22 and the gate electrode 23 are surrounded by and covered with the sidewalls 24.

また、シリコン基板２上は、酸化シリコンまたは窒化シリコンからなる絶縁膜２５で覆われている。この絶縁膜２５には、複数の上部電極コンタクトホール２６と、複数の下部電極コンタクトホール２７と、ソースコンタクトホール２８と、ドレインコンタクトホール２９とが形成されている。
各上部電極コンタクトホール２６は、上部電極１２上において、絶縁膜２５を膜厚方向に貫通している。上部電極１２には、各上部電極コンタクトホール２６を介して、タングステンなどの金属からなる上部電極プラグ３０が接続されている。 The silicon substrate 2 is covered with an insulating film 25 made of silicon oxide or silicon nitride. In the insulating film 25, a plurality of upper electrode contact holes 26, a plurality of lower electrode contact holes 27, a source contact hole 28, and a drain contact hole 29 are formed.
Each upper electrode contact hole 26 penetrates the insulating film 25 in the film thickness direction on the upper electrode 12. An upper electrode plug 30 made of a metal such as tungsten is connected to the upper electrode 12 through each upper electrode contact hole 26.

各下部電極コンタクトホール２７は、コンタクト層１５上において、絶縁膜２５を膜厚方向に貫通している。コンタクト層１５には、各下部電極コンタクトホール２７を介して、タングステンなどの金属からなる下部電極プラグ３１が接続されている。
ソースコンタクトホール２８は、Ｐ型ソース拡散層２０上において、絶縁膜２５を膜厚方向に貫通している。Ｐ型ソース拡散層２０には、ソースコンタクトホール２８を介して、タングステンなどの金属からなるソース電極３２が接続されている。 Each lower electrode contact hole 27 penetrates the insulating film 25 in the film thickness direction on the contact layer 15. A lower electrode plug 31 made of a metal such as tungsten is connected to the contact layer 15 through each lower electrode contact hole 27.
The source contact hole 28 penetrates the insulating film 25 in the film thickness direction on the P-type source diffusion layer 20. A source electrode 32 made of a metal such as tungsten is connected to the P-type source diffusion layer 20 through a source contact hole 28.

ドレインコンタクトホール２９は、Ｐ型ドレイン拡散層２１において、絶縁膜２５を膜厚方向に貫通している。Ｐ型ドレイン拡散層２１には、ドレインコンタクトホール２９を介して、タングステンなどの金属からなるドレイン電極３３が接続されている。
図２Ａ〜図２Ｈは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
半導体装置１は、シリコン基板２がウエハの状態で以下に説明する各工程が進められ、その最終のスクライブ工程で、ウエハ状態のシリコン基板２がスクライブラインに沿って切断されることにより得られる。 The drain contact hole 29 penetrates the insulating film 25 in the thickness direction in the P-type drain diffusion layer 21. A drain electrode 33 made of a metal such as tungsten is connected to the P-type drain diffusion layer 21 through a drain contact hole 29.
2A to 2H are schematic cross-sectional views showing the method for manufacturing the semiconductor device 1 in the order of steps.
The semiconductor device 1 is obtained by the following steps being performed while the silicon substrate 2 is in the wafer state, and the silicon substrate 2 in the wafer state is cut along the scribe lines in the final scribe step.

まず、図２Ａに示すように、シリコン基板２の表層部に、反応性イオンエッチングにより、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝（図示せず）が形成される。そして、ＨＤＰ−ＣＶＤ（高密度プラズマ化学的気相蒸着）法により、シリコン基板２上に、酸化シリコン膜が形成された後、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝外の酸化シリコン膜が除去されることにより、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝内に酸化シリコン５が埋め込まれる。素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝外の酸化シリコン膜は、たとえば、ＣＭＰ（化学的機械的研磨）法により除去することができる。 First, as shown in FIG. 2A, element region isolation grooves 3, 4, annular isolation grooves 8, capacitive element grooves 9, and alignment grooves (not shown) are formed on the surface layer portion of the silicon substrate 2 by reactive ion etching. Is formed. Then, after a silicon oxide film is formed on the silicon substrate 2 by HDP-CVD (high density plasma chemical vapor deposition), the element region isolation grooves 3 and 4, the annular isolation groove 8, and the capacitor element groove 9 and the silicon oxide film outside the alignment groove are removed, so that the silicon oxide 5 is embedded in the element region isolation grooves 3 and 4, the annular isolation groove 8, the capacitor element groove 9 and the alignment groove. The element region isolation grooves 3 and 4, the annular isolation groove 8, the capacitor element groove 9, and the silicon oxide film outside the alignment groove can be removed by, for example, a CMP (Chemical Mechanical Polishing) method.

アライメント用溝は、スクライブライン上に形成され、たとえば、フォトリソグラフィ工程において、ウエハ状態のシリコン基板２を位置調整（アライメント）するためのマークとして用いられる。このシリコン基板２の位置調整の際に、アライメント用溝が精度よく認識されるためには、アライメント用溝内の酸化シリコン５が除去されることが望ましい。 The alignment groove is formed on the scribe line, and is used, for example, as a mark for position adjustment (alignment) of the silicon substrate 2 in a wafer state in a photolithography process. In order to accurately recognize the alignment groove when the position of the silicon substrate 2 is adjusted, it is desirable to remove the silicon oxide 5 in the alignment groove.

そこで、図２Ｂに示すように、シリコン基板２上に、フォトリソグラフィ工程により、レジスト膜４１が形成され、このレジスト膜４１をマスクとして、酸化シリコン５を選択的に除去するためのエッチング（たとえば、ふっ酸を用いたウエットエッチング）が行われる。レジスト膜４１は、スクライブラインを露出させる開口を有しており、レジスト膜４１をマスクとするエッチングによって、スクライブライン上のアライメント用溝内に埋設された酸化シリコン５が除去される。また、レジスト膜４１は、環状分離溝８の内側の領域を露出させる開口をさらに有している。そのため、レジスト膜４１をマスクとするエッチングによって、アライメント用溝内に埋設された酸化シリコン５とともに、容量素子用溝９に埋設された酸化シリコン５が除去される。このように、アライメント用溝および容量素子用溝９内の酸化シリコン５が同一工程で除去されることにより、工程数およびエッチングのためのマスクレイヤ数の増加を招くことなく、容量素子用溝９内の酸化シリコン５を除去することができる。 Therefore, as shown in FIG. 2B, a resist film 41 is formed on the silicon substrate 2 by a photolithography process, and etching for selectively removing the silicon oxide 5 using the resist film 41 as a mask (for example, Wet etching using hydrofluoric acid) is performed. The resist film 41 has an opening for exposing the scribe line, and the silicon oxide 5 embedded in the alignment groove on the scribe line is removed by etching using the resist film 41 as a mask. The resist film 41 further has an opening that exposes a region inside the annular separation groove 8. Therefore, the etching using the resist film 41 as a mask removes the silicon oxide 5 embedded in the capacitor element groove 9 together with the silicon oxide 5 embedded in the alignment groove. As described above, the silicon oxide 5 in the alignment groove and the capacitor element groove 9 is removed in the same process, so that the capacitor element groove 9 is not increased without increasing the number of steps and the number of mask layers for etching. The silicon oxide 5 inside can be removed.

その後、図２Ｃに示すように、シリコン基板２上にレジスト膜４１を残したまま、このレジスト膜４１をマスクとして、シリコン基板２の表面ならびに容量素子用溝９の底面および側面に沿った領域にＮ型不純物（たとえば、ヒ素イオン）が注入される。これにより、高濃度不純物拡散層１０が形成される。このＮ型不純物の注入後、シリコン基板２上のレジスト膜４１が除去される。 Thereafter, as shown in FIG. 2C, the resist film 41 is left on the silicon substrate 2 and the resist film 41 is used as a mask in the region along the surface of the silicon substrate 2 and the bottom and side surfaces of the capacitor element groove 9. N-type impurities (for example, arsenic ions) are implanted. Thereby, the high concentration impurity diffusion layer 10 is formed. After the implantation of the N-type impurity, the resist film 41 on the silicon substrate 2 is removed.

つづいて、図２Ｄに示すように、シリコン基板２上に、容量素子形成領域６および半導体素子形成領域１６をそれぞれ露出させる開口を有するレジスト膜４２が形成される。そして、そのレジスト膜４２をマスクとして、シリコン基板２の表層部にＮ型不純物が注入される。これにより、容量素子形成領域６に、Ｎ型ウェル７が形成されるとともに、半導体素子形成領域１６に、Ｎ型ウェル１８が形成される。 Subsequently, as shown in FIG. 2D, a resist film 42 having openings for exposing the capacitor element formation region 6 and the semiconductor element formation region 16 is formed on the silicon substrate 2. Then, N-type impurities are implanted into the surface layer portion of the silicon substrate 2 using the resist film 42 as a mask. As a result, an N-type well 7 is formed in the capacitor element formation region 6, and an N-type well 18 is formed in the semiconductor element formation region 16.

この後、図２Ｅに示すように、レジスト膜４２が除去される。
次いで、図２Ｆに示すように、熱酸化法によって、シリコン基板２の表面上に、酸化シリコン膜４３が形成される。
つづいて、酸化シリコン膜４３上に、熱ＣＶＤ法によって、ポリシリコン膜が形成される。その後、酸化シリコン膜４３およびポリシリコン膜が選択的にエッチングされて、高濃度不純物拡散層１０およびチャネル領域１９上にのみ、酸化シリコン膜４３およびポリシリコン膜が残される。これにより、図２Ｇに示すように、高濃度不純物拡散層１０上に、容量膜１１および上部電極１２が形成されるとともに、チャネル領域１９上に、ゲート酸化膜２２およびゲート電極２３が形成される。 Thereafter, as shown in FIG. 2E, the resist film 42 is removed.
Next, as shown in FIG. 2F, a silicon oxide film 43 is formed on the surface of the silicon substrate 2 by a thermal oxidation method.
Subsequently, a polysilicon film is formed on the silicon oxide film 43 by a thermal CVD method. Thereafter, the silicon oxide film 43 and the polysilicon film are selectively etched to leave the silicon oxide film 43 and the polysilicon film only on the high-concentration impurity diffusion layer 10 and the channel region 19. As a result, as shown in FIG. 2G, the capacitor film 11 and the upper electrode 12 are formed on the high concentration impurity diffusion layer 10, and the gate oxide film 22 and the gate electrode 23 are formed on the channel region 19. .

図２Ｈに示すように、サイドウォール１４，２４が形成された後、素子領域分離溝３と環状分離溝８との間の環状領域に、Ｎ型不純物が注入されることにより、コンタクト層１５が形成される。
その後、図２Ｉに示すように、Ｎ型ウェル１８の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）が選択的に注入されることにより、Ｐ型ソース拡散層２０およびＰ型ドレイン拡散層２１が形成される。 As shown in FIG. 2H, after the sidewalls 14 and 24 are formed, N-type impurities are implanted into the annular region between the element region isolation trench 3 and the annular isolation trench 8, thereby forming the contact layer 15. It is formed.
Thereafter, as shown in FIG. 2I, P-type impurities (for example, boron ions) are selectively implanted into the surface layer portion of the N-type well 18, whereby the P-type source diffusion layer 20 and the P-type drain diffusion layer 21. Is formed.

そして、シリコン基板２上に、絶縁膜２５が積層され、この絶縁膜２５に、上部電極コンタクトホール２６、下部電極コンタクトホール２７、ソースコンタクトホール２８およびドレインコンタクトホール２９が形成され、さらに、上部電極プラグ３０、下部電極プラグ３１、ソース電極３２およびドレイン電極３３が形成された後、各半導体装置１の個片（チップ）に切り分けるためのスクライブ工程が行われる。 Then, an insulating film 25 is laminated on the silicon substrate 2, and an upper electrode contact hole 26, a lower electrode contact hole 27, a source contact hole 28 and a drain contact hole 29 are formed in the insulating film 25, and the upper electrode After the plug 30, the lower electrode plug 31, the source electrode 32, and the drain electrode 33 are formed, a scribing process for dividing the semiconductor device 1 into individual pieces (chips) is performed.

以上のように、素子領域分離溝３により半導体素子形成領域１６から分離される容量素子形成領域６には、Ｎ型ウェル７が形成され、このＮ型ウェル７内には、容量素子用溝９がシリコン基板２の表面から掘り下げて形成されている。また、容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成され、この容量膜１１上には、ポリシリコン膜からなる上部電極１２が形成されている。すなわち、容量素子形成領域６には、Ｎ型ウェル７を下部電極として、このＮ型ウェル７、容量膜１１および上部電極１２により、ＭＯＳ型の容量素子１３が形成されている。 As described above, the N-type well 7 is formed in the capacitor element forming region 6 separated from the semiconductor element forming region 16 by the element region separating groove 3, and the capacitor element groove 9 is formed in the N-type well 7. Is formed by digging down from the surface of the silicon substrate 2. A capacitor film 11 made of a silicon oxide film is formed on the bottom and side surfaces of the capacitor element groove 9, and an upper electrode 12 made of a polysilicon film is formed on the capacitor film 11. That is, in the capacitive element formation region 6, the N-type well 7 is used as a lower electrode, and the MOS-type capacitive element 13 is formed by the N-type well 7, the capacitive film 11 and the upper electrode 12.

一般的なＭＯＳキャパシタでは、下部電極がほぼ一様な不純物濃度を有するウェルで構成される。これに対し、容量素子１３では、容量素子用溝９の底面および側面に沿って、不純部鬱がＮ型ウェル７の約１０^３倍の濃度でドープされた高濃度不純物拡散層１０が形成されている。これにより、上部電極１２に下部電極をなすＮ型ウェル７に対して負の電圧を印加したときに、高濃度不純物拡散層１０における空乏層の広がりを抑制することができ、空乏層の寄生容量が容量膜１１の容量に直列に付加されるのを回避することができる。その結果、容量素子１３の容量密度の電圧依存性を排除（解消）することができる。 In a general MOS capacitor, the lower electrode is composed of a well having a substantially uniform impurity concentration. On the other hand, in the capacitive element 13, the high-concentration impurity diffusion layer 10 is formed along the bottom and side surfaces of the capacitive element groove 9, in which the impurity impurity is doped at a concentration about 10 ³ times that of the N-type well 7. ing. Thereby, when a negative voltage is applied to the N-type well 7 that forms the lower electrode on the upper electrode 12, the spread of the depletion layer in the high-concentration impurity diffusion layer 10 can be suppressed, and the parasitic capacitance of the depletion layer can be suppressed. Can be prevented from being added in series with the capacitance of the capacitive film 11. As a result, the voltage dependence of the capacitance density of the capacitive element 13 can be eliminated (eliminated).

また、容量膜１１は、容量素子用溝９の底面および側面に沿った形状を有している。これにより、シリコン基板２上における容量素子１３の占有面積の増大を招くことなく、Ｎ型ウェル７および上部電極１２における容量膜１１を挟んで対向する部分の面積を増大させることができ、容量素子１３の高容量化を図ることができる。
さらに、容量素子用溝９の深さを変更することにより、シリコン基板２上における容量素子１３の占有面積を変更することなく、Ｎ型ウェル７および上部電極１２の互いに対向する部分の面積（容量膜１１の表面積）を変更することができ、容量素子１３の容量を変更することができる。 The capacitive film 11 has a shape along the bottom and side surfaces of the capacitive element groove 9. Thereby, the area of the N-type well 7 and the upper electrode 12 facing each other across the capacitive film 11 can be increased without increasing the occupied area of the capacitive element 13 on the silicon substrate 2, and the capacitive element can be increased. The capacity of 13 can be increased.
Furthermore, by changing the depth of the capacitor element groove 9, the area (capacitance) of the N-type well 7 and the upper electrode 12 facing each other can be changed without changing the area occupied by the capacitor element 13 on the silicon substrate 2. The surface area of the film 11 can be changed, and the capacity of the capacitor 13 can be changed.

また、半導体素子形成領域１６には、ＭＯＳトランジスタ１７が形成されている。そして、ＭＯＳトランジスタ１７のゲート酸化膜２２と容量素子１３の容量膜１１とは、同層の酸化シリコン膜４３からなる。さらに、ＭＯＳトランジスタ１７のゲート電極２３と容量素子１３の上部電極１２とは、同層のポリシリコン膜からなる。そのため、ＭＯＳトランジスタ１７のゲート酸化膜２２と容量素子１３の容量膜１１とを同一工程で形成することができ、ＭＯＳトランジスタ１７のゲート電極２３と容量素子１３の上部電極１２とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。 A MOS transistor 17 is formed in the semiconductor element formation region 16. The gate oxide film 22 of the MOS transistor 17 and the capacitive film 11 of the capacitive element 13 are formed of the same layer of silicon oxide film 43. Further, the gate electrode 23 of the MOS transistor 17 and the upper electrode 12 of the capacitor 13 are made of the same polysilicon film. Therefore, the gate oxide film 22 of the MOS transistor 17 and the capacitive film 11 of the capacitive element 13 can be formed in the same process, and the gate electrode 23 of the MOS transistor 17 and the upper electrode 12 of the capacitive element 13 are formed in the same process. can do. As a result, the manufacturing process can be simplified.

なお、この実施形態では、半導体素子形成領域１６に形成されるＭＯＳトランジスタ１７がＰＭＯＳトランジスタである場合を例にとったが、半導体素子形成領域１６にＮＭＯＳトランジスタが形成されてもよい。また、シリコン基板２上に、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが混載されてもよい。複数のＭＯＳトランジスタが混載される場合、各ＭＯＳトランジスタは、素子領域分離溝４によって分離された各半導体素子形成領域に形成される。 In this embodiment, the MOS transistor 17 formed in the semiconductor element formation region 16 is a PMOS transistor, but an NMOS transistor may be formed in the semiconductor element formation region 16. In addition, a PMOS transistor and an NMOS transistor may be mixedly mounted on the silicon substrate 2. When a plurality of MOS transistors are mounted together, each MOS transistor is formed in each semiconductor element formation region separated by the element region isolation trench 4.

さらにまた、シリコン基板２上に、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが混載されてもよい。高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとでは、ゲート酸化膜の膜厚が異なるので、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが混載される場合、容量素子１３の容量膜１１を、高耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するか、低耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するかによって、容量素子１３の容量を選択的に変更することができる。 Furthermore, a high voltage MOS transistor and a low voltage MOS transistor may be mixedly mounted on the silicon substrate 2. Since the high breakdown voltage MOS transistor and the low breakdown voltage MOS transistor have different gate oxide film thicknesses, when the high breakdown voltage MOS transistor and the low breakdown voltage MOS transistor are mixedly mounted, the capacitive film 11 of the capacitive element 13 is replaced with the high breakdown voltage MOS transistor. The capacitance of the capacitive element 13 can be selectively changed depending on whether it is formed in the same process as the gate oxide film or in the same process as the gate oxide film of the low breakdown voltage MOS transistor.

また、容量素子１３において、各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、前述の実施形態における容量素子１３のＮ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the capacitive element 13, a configuration in which the conductivity type of each semiconductor portion is reversed may be employed. That is, the N-type portion of the capacitive element 13 in the above-described embodiment may be a P-type.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の図解的な断面図である。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 半導体装置の製造工程を示す図解的な断面図である。It is an illustration sectional drawing showing a manufacturing process of a semiconductor device. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H.

Explanation of symbols

１半導体装置
２シリコン基板（半導体基板）
３素子領域分離溝
６容量素子形成領域
７Ｎ型ウェル（下部電極）
８環状分離溝
９容量素子用溝
１０高濃度不純物拡散層
１１容量膜
１２上部電極
１３容量素子
１６半導体素子形成領域
１７ＭＯＳトランジスタ（半導体素子）
２２ゲート酸化膜
２３ゲート電極
４１レジスト膜（第１レジスト膜）
４２レジスト膜（第２レジスト膜）
４３酸化シリコン膜 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Silicon substrate (semiconductor substrate)
3 Element region isolation trench 6 Capacitor element formation region 7 N-type well (lower electrode)
8 annular isolation groove 9 capacitor element groove 10 high concentration impurity diffusion layer 11 capacitor film 12 upper electrode 13 capacitor element 16 semiconductor element formation region 17 MOS transistor (semiconductor element)
22 Gate oxide film 23 Gate electrode 41 Resist film (first resist film)
42 resist film (second resist film)
43 Silicon oxide film

Claims

Forming a capacitor element groove and an element isolation groove for separating the capacitor element formation region in which the capacitor element groove is formed from the semiconductor element formation region in a surface layer portion of the semiconductor substrate;
Forming a first resist film having an opening exposing the capacitor element groove on the semiconductor substrate;
Forming a high-concentration impurity diffusion layer by doping impurities into the semiconductor substrate using the first resist film as a mask;
Removing the first resist film and forming a second resist film having an opening exposing the capacitor element formation region on the semiconductor substrate;
Forming a well in the capacitor element forming region by doping impurities into the semiconductor substrate using the second resist film as a mask;
By stacking a silicon oxide film on the semiconductor element formation region and the high concentration impurity diffusion layer, a gate oxide film is formed on the semiconductor element formation region and a capacitance film is formed on the high concentration impurity diffusion layer. And a process of
Forming a gate electrode on the gate oxide film by laminating a polysilicon film on the gate oxide film and the capacitor film, and forming an upper electrode on the capacitor film. Manufacturing method.