JP6143913B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor device Download PDFInfo
- Publication number
- JP6143913B2 JP6143913B2 JP2016076478A JP2016076478A JP6143913B2 JP 6143913 B2 JP6143913 B2 JP 6143913B2 JP 2016076478 A JP2016076478 A JP 2016076478A JP 2016076478 A JP2016076478 A JP 2016076478A JP 6143913 B2 JP6143913 B2 JP 6143913B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- semiconductor layer
- fin
- concerns
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 180
- 238000004519 manufacturing process Methods 0.000 title description 48
- 229910052751 metal Inorganic materials 0.000 claims description 112
- 239000002184 metal Substances 0.000 claims description 112
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 84
- 229910052710 silicon Inorganic materials 0.000 claims description 84
- 239000010703 silicon Substances 0.000 claims description 84
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 180
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 87
- 229920005591 polysilicon Polymers 0.000 description 85
- 150000004767 nitrides Chemical class 0.000 description 40
- 238000000034 method Methods 0.000 description 22
- 238000005530 etching Methods 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 10
- 150000001875 compounds Chemical class 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
この発明は半導体装置の製造方法及び半導体装置に関するものである。
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。MOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案された(例えば、特許文献1、特許文献2、特許文献3)。
The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
Semiconductor integrated circuits, in particular, integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with this high integration, the MOS transistors used therein have been miniaturized to the nano region. As the miniaturization of MOS transistors progresses, there is a problem that it is difficult to suppress the leakage current, and the area occupied by the circuit cannot be easily reduced due to a request for securing a necessary amount of current. In order to solve such a problem, a Surrounding Gate Transistor (SGT) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and the gate surrounds a columnar semiconductor layer has been proposed (for example, Patent Documents). 1, Patent Document 2, Patent Document 3).
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。 By using metal instead of polysilicon for the gate electrode, depletion can be suppressed and the resistance of the gate electrode can be reduced. However, the post-process after forming the metal gate must always be a manufacturing process that considers metal contamination by the metal gate.
また、従来のMOSトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献1)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためSGTにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。SGTでは、柱状シリコン層の上部がゲートより高い位置にあるため、メタルゲートラストプロセスを用いるための工夫が必要である。 Further, in a conventional MOS transistor, in order to achieve both a metal gate process and a high temperature process, a metal gate last process for creating a metal gate after a high temperature process is used in an actual product (Non-Patent Document 1). After forming a gate with polysilicon, an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process. In SGT, since the upper part of the columnar silicon layer is higher than the gate, it is necessary to devise for using the metal gate last process.
メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。SGTでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。 In the metal gate last process, after a polysilicon gate is formed, a diffusion layer is formed by ion implantation. In SGT, since the upper part of the columnar silicon layer is covered with the polysilicon gate, a device is required.
シリコン柱が細くなると、シリコンの密度は5×1022個/cm3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。 When the silicon pillar is thinned, the density of silicon is 5 × 10 22 pieces / cm 3 , so that it becomes difficult for impurities to exist in the silicon pillar.
従来のSGTでは、チャネル濃度を1017cm-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている(例えば、特許文献4を参照)。 In the conventional SGT, it is proposed to determine the threshold voltage by changing the work function of the gate material by setting the channel concentration to a low impurity concentration of 10 17 cm −3 or less (for example, see Patent Document 4) ).
平面型MOSトランジスタにおいて、LDD領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、LDD領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールLDD型MOSトランジスタに比してLDD領域のインピーダンスが低減できることが示されている(例えば、特許文献5を参照)。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。 In the planar MOS transistor, the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as that of the low concentration layer, and the surface carrier of the LDD region is induced by the work function difference, so that the oxide film sidewall LDD type MOS It has been shown that the impedance of the LDD region can be reduced as compared with a transistor (see, for example, Patent Document 5). The polycrystalline silicon sidewall is shown to be electrically insulated from the gate electrode. In the figure, it is shown that the polysilicon side wall and the source / drain are insulated by an interlayer insulating film.
そこで、本発明は、ゲートラストプロセスであるSGTの製造方法と、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTとを提供することを目的とする。 Accordingly, the present invention provides an SGT manufacturing method that is a gate last process, and an SGT having a structure in which an upper portion of a columnar semiconductor layer functions as an n-type semiconductor layer or a p-type semiconductor layer by a work function difference between a metal and a semiconductor. The purpose is to do.
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第1工程と、前記第1工程の後、第2の絶縁膜とポリシリコンゲート電極とポリシリコンゲート配線を作成する第3工程と、ここで、前記第2の絶縁膜は前記柱状半導体層の周囲と上部を覆い、ポリシリコンゲート電極は前記第2の絶縁膜を覆うものであり、前記第2工程の後、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第3の工程と、前記第3工程の後、前記フィン状半導体層上部の前記拡散層上部に金属と半導体の化合物を形成する第4工程と、前記第4工程の後、層間絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、第1の金属を堆積し、金属ゲート電極と金属ゲート配線とを形成する第5工程と、前記第5工程の後、前記柱状半導体層上部側壁に、第3の金属からなるサイドウォールを形成する第6工程と、を有し、前記第3の金属からなるサイドウォールと前記柱状半導体層上面は接続されていることを特徴とする。 According to the method of manufacturing a semiconductor device of the present invention, a fin-shaped semiconductor layer is formed on a semiconductor substrate, a first insulating film is formed around the fin-shaped semiconductor layer, and a columnar semiconductor layer is formed on the fin-shaped semiconductor layer. A first step of forming a second insulating film, a polysilicon gate electrode, and a polysilicon gate wiring after the first step, wherein the second insulating film is formed in the columnar shape. Covers the periphery and top of the semiconductor layer, and the polysilicon gate electrode covers the second insulating film. After the second step, a diffusion layer is formed above the fin-like semiconductor layer and below the columnar silicon layer. After the third step, after the third step, a fourth step of forming a metal and semiconductor compound on the diffusion layer above the fin-like semiconductor layer, and after the fourth step, an interlayer insulating film is formed. Depositing the polysilicon gate electrode And a fifth step of exposing the polysilicon gate wiring, etching the polysilicon gate electrode and the polysilicon gate wiring, depositing a first metal, and forming a metal gate electrode and a metal gate wiring; And a sixth step of forming a sidewall made of a third metal on the upper side wall of the columnar semiconductor layer after the fifth step, and the sidewall made of the third metal and the upper surface of the columnar semiconductor layer are It is connected.
また、前記第1工程は、半導体基板上にフィン状半導体層を形成するための第1のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第1のレジストを除去し、前記フィン状半導体層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第2のレジストを形成し、前記フィン状半導体層をエッチングし、前記第2のレジストを除去することにより、前記フィン状半導体層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成することを特徴とする。 In the first step, a first resist for forming a fin-like semiconductor layer is formed on a semiconductor substrate, the semiconductor substrate is etched, the fin-like semiconductor layer is formed, and the first resist is formed. Removing, depositing a first insulating film around the fin-shaped semiconductor layer, etching back the first insulating film, exposing an upper portion of the fin-shaped semiconductor layer, and orthogonal to the fin-shaped semiconductor layer Thus, the second resist is formed, the fin-like semiconductor layer is etched, and the second resist is removed, so that the portion where the fin-like semiconductor layer and the second resist are orthogonal is the columnar silicon. The columnar semiconductor layer is formed to be a layer.
また、前記第2工程は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記フィン状半導体層の上部に形成された柱状半導体層と、を有する構造に、第2の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第2の絶縁膜より高い位置になるように平坦化し、第1の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第3のレジストを形成し、前記第1の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第2の絶縁膜をエッチングし、第3のレジストを除去することを特徴とする。 The second step is formed on the fin-shaped semiconductor layer, a fin-shaped semiconductor layer formed on the semiconductor substrate, a first insulating film formed around the fin-shaped semiconductor layer, and the fin-shaped semiconductor layer. A second insulating film is formed in a structure having a columnar semiconductor layer, polysilicon is deposited, and the upper surface of the polysilicon after planarizing the polysilicon is the second insulating film above the columnar semiconductor layer. Planarizing to a higher position, depositing a first nitride film, forming a third resist for forming a polysilicon gate electrode and polysilicon gate wiring, and etching the first nitride film Etching the polysilicon, forming the polysilicon gate electrode and the polysilicon gate wiring, etching the second insulating film, and removing the third resist.
また、前記第4工程は、第2の窒化膜を堆積し、前記第2の窒化膜をエッチングし、サイドウォール状に残存し、第2の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成することを特徴とする。 In the fourth step, a second nitride film is deposited, the second nitride film is etched, remains in a sidewall shape, a second metal is deposited, and a compound of the metal and the semiconductor is formed into a fin shape. It is characterized by being formed above the diffusion layer above the semiconductor layer.
また、前記第5工程は、第3の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第2の窒化膜と前記第3の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第2の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第1の金属を埋めこみ、前記第1の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成することを特徴とする。 In the fifth step, a third nitride film is deposited, an interlayer insulating film is deposited and planarized, a polysilicon gate electrode and a polysilicon gate wiring are exposed, and the exposed second nitride film and the first nitride film are exposed. 3 is removed, the polysilicon gate electrode, the polysilicon gate wiring and the second insulating film are removed, a gate insulating film is deposited, and the polysilicon gate electrode and the polysilicon gate wiring are The first metal is buried in the portion, the first metal is etched, the gate insulating film above the columnar silicon layer is exposed, and a metal gate electrode and a metal gate wiring are formed.
また、前記第6工程は、前記柱状半導体層の上部を露出し、前記第3の金属を堆積し、前記第3の金属をエッチングし、前記柱状半導体層上部側壁に、第3の金属からなるサイドウォールを形成することを特徴とする。 In the sixth step, the upper part of the columnar semiconductor layer is exposed, the third metal is deposited, the third metal is etched, and the columnar semiconductor layer upper sidewall is made of the third metal. A side wall is formed.
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された拡散層と、前記フィン状半導体層の上部の拡散層の上部に形成された金属と半導体の化合物と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、前記金属ゲート電極に接続された金属ゲート配線と、前記柱状半導体層上部側壁に形成された第3の金属からなるサイドウォールと、を有し、前記第3の金属からなるサイドウォールと前記柱状半導体層上面は接続されていることを特徴とする。 The semiconductor device of the present invention is formed on the fin-like semiconductor layer, the fin-like semiconductor layer formed on the semiconductor substrate, the first insulating film formed around the fin-like semiconductor layer, and the fin-like semiconductor layer. A columnar semiconductor layer; a diffusion layer formed above the fin-like semiconductor layer; and a lower portion of the columnar semiconductor layer; a metal-semiconductor compound formed above the diffusion layer above the fin-like semiconductor layer; A gate insulating film formed around the columnar semiconductor layer; a metal gate electrode formed around the gate insulating film; a metal gate wiring connected to the metal gate electrode; and an upper sidewall of the columnar semiconductor layer A side wall made of a third metal, and the side wall made of the third metal and the upper surface of the columnar semiconductor layer are connected to each other.
また、前記柱状半導体層の幅は、前記フィン状半導体層の短い方の幅と同じであることを特徴とする。 Further, the width of the columnar semiconductor layer is the same as the shorter width of the fin-shaped semiconductor layer.
また、前記柱状半導体層上部側壁に、絶縁膜を介して前記第3の金属からなるサイドウォールが形成されていることを特徴とする。 In addition, a sidewall made of the third metal is formed on the upper side wall of the columnar semiconductor layer with an insulating film interposed therebetween.
また、前記半導体層は、シリコン層であることを特徴とする。 The semiconductor layer is a silicon layer.
また、前記拡散層がn型拡散層であって、前記第3の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする。 Further, the diffusion layer is an n-type diffusion layer, and the work function of the third metal is between 4.0 eV and 4.2 eV.
また、前記拡散層がp型拡散層であって、前記第3の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする。 The diffusion layer is a p-type diffusion layer, and the work function of the third metal is between 5.0 eV and 5.2 eV.
また、前記柱状半導体層上部側壁に、絶縁膜を介して前記第3の金属からなるサイドウォールが形成されていることを特徴とする。 In addition, a sidewall made of the third metal is formed on the upper side wall of the columnar semiconductor layer with an insulating film interposed therebetween.
本発明によれば、ゲートラストプロセスであるSGTの製造方法と、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTとを提供することができる。 According to the present invention, there is provided an SGT manufacturing method that is a gate last process, and an SGT having a structure in which an upper portion of a columnar semiconductor layer functions as an n-type semiconductor layer or a p-type semiconductor layer by a work function difference between a metal and a semiconductor. can do.
メタルゲートラストプロセスをSGTに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。 If the metal gate last process is applied to SGT, the upper part of the columnar semiconductor layer is covered with the polysilicon gate, so that it is difficult to form a diffusion layer on the upper part of the columnar semiconductor layer. Therefore, a diffusion layer is formed on the columnar semiconductor layer before forming the polysilicon gate. On the other hand, in the present invention, the diffusion layer is not formed on the upper part of the columnar semiconductor layer, and the upper part of the columnar semiconductor layer can function as an n-type semiconductor layer or a p-type semiconductor layer depending on a work function difference between the metal and the semiconductor. Therefore, it is possible to reduce the step of forming the diffusion layer on the columnar semiconductor layer.
以下に、本発明の実施形態に係るSGTの構造を形成するための製造工程を、図2〜図40を参照して説明する。 Below, the manufacturing process for forming the structure of SGT which concerns on embodiment of this invention is demonstrated with reference to FIGS.
まず、半導体基板上にフィン状半導体層を形成するための第1のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第1のレジストを除去し、前記フィン状半導体層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第2のレジストを形成し、前記フィン状半導体層をエッチングし、前記第2のレジストを除去することにより、前記フィン状半導体層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成する第1工程を示す。本実施例では、半導体基板の材料としてシリコンを用いたが、シリコン以外の半導体材料を使用することもできる。 First, a first resist for forming a fin-shaped semiconductor layer is formed on a semiconductor substrate, the semiconductor substrate is etched, the fin-shaped semiconductor layer is formed, the first resist is removed, and the fin-shaped semiconductor layer is removed. A first insulating film is deposited around the semiconductor layer, the first insulating film is etched back, an upper portion of the fin-like semiconductor layer is exposed, and a second resist is formed so as to be orthogonal to the fin-like semiconductor layer. Forming the columnar silicon layer by etching the fin-like semiconductor layer and removing the second resist so that the portion where the fin-like semiconductor layer and the second resist are orthogonal to each other becomes the columnar silicon layer. The 1st process of forming a semiconductor layer is shown. In this embodiment, silicon is used as the material for the semiconductor substrate, but a semiconductor material other than silicon can also be used.
図2に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102を形成する。
As shown in FIG. 2, a first resist 102 for forming a fin-like silicon layer is formed on the
図3に示すように、シリコン基板101をエッチングし、フィン状シリコン層103を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、マスクとしては、酸化膜や窒化膜といったハードマスクを用いてもよい。
As shown in FIG. 3, the
図4に示すように、第1のレジスト102を除去する。 As shown in FIG. 4, the first resist 102 is removed.
図5に示すように、フィン状シリコン層103の周囲に第1の絶縁膜104を堆積する。第1の絶縁膜としては、高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
As shown in FIG. 5, a first
図6に示すように、第1の絶縁膜104をエッチバックし、フィン状シリコン層103の上部を露出する。
As shown in FIG. 6, the 1st insulating
図7に示すように、フィン状シリコン層103に直交するように第2のレジスト105を形成する。フィン状シリコン層103とレジスト105とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
As shown in FIG. 7, a second resist 105 is formed so as to be orthogonal to the fin-
図8に示すように、フィン状シリコン層103をエッチングする。フィン状シリコン層103と第2のレジスト105とが直交する部分が柱状シリコン層106となる。従って、柱状シリコン層106の幅は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層103の上部に柱状シリコン層106が形成され、フィン状シリコン層103の周囲には第1の絶縁膜104が形成された構造となる。
As shown in FIG. 8, the fin-
図9に示すように、第2のレジスト105を除去する。 As shown in FIG. 9, the second resist 105 is removed.
以上により、半導体基板上にフィン状半導体層を形成するための第1のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第1のレジストを除去し、前記フィン状半導体層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第2のレジストを形成し、前記フィン状半導体層をエッチングし、前記第2のレジストを除去することにより、前記フィン状半導体層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成する第1工程が示された。 Thus, the first resist for forming the fin-like semiconductor layer is formed on the semiconductor substrate, the semiconductor substrate is etched, the fin-like semiconductor layer is formed, the first resist is removed, and the fin A first insulating film is deposited around the semiconductor layer, the first insulating film is etched back, an upper portion of the fin-like semiconductor layer is exposed, and a second insulating film is perpendicular to the fin-like semiconductor layer. The resist is formed, the fin-like semiconductor layer is etched, and the second resist is removed, so that the portion where the fin-like semiconductor layer and the second resist are orthogonal to each other becomes the columnar silicon layer. The first step of forming the columnar semiconductor layer is shown.
次に、第2の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第2の絶縁膜より高い位置になるように平坦化し、第1の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第3のレジストを形成し、前記第1の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第2の絶縁膜をエッチングし、第3のレジストを除去する第2工程を示す。 Next, a second insulating film is formed, polysilicon is deposited, and the upper surface of the polysilicon after planarizing the polysilicon is positioned higher than the second insulating film above the columnar semiconductor layer. Planarizing, depositing a first nitride film, forming a third resist for forming a polysilicon gate electrode and polysilicon gate wiring, etching the first nitride film, etching the polysilicon; 2 shows a second step of forming the polysilicon gate electrode and the polysilicon gate wiring, etching the second insulating film, and removing the third resist.
図10に示すように、第2の絶縁膜113を形成し、ポリシリコン114を堆積し、平坦化する。平坦化後のポリシリコンの上面は、柱状シリコン層106上部の第2の絶縁膜113より高い位置とする。これにより、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出したとき、化学機械研磨により柱状シリコン層上部が露出しないようになる。第2の絶縁膜としては、堆積による酸化膜もしくは熱酸化膜が好ましい。また、第1の窒化膜115を堆積する。この第1の窒化膜115は、シリサイドをフィン状シリコン層上部に形成するとき、ポリシリコンゲート電極及びポリシリコンゲート配線上部にシリサイドが形成されることを阻害する膜である。
As shown in FIG. 10, a second
図11に示すように、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第3のレジスト116を形成する。フィン状シリコン層103に対してゲート配線となる部分が直交することが望ましい。ゲート配線と基板間の寄生容量が低減するためである。
As shown in FIG. 11, the 3rd resist 116 for forming a polysilicon gate electrode and a polysilicon gate wiring is formed. It is desirable that a portion to be a gate wiring is orthogonal to the fin-
図12に示すように、第1の窒化膜115をエッチングする。
As shown in FIG. 12, the
図13に示すように、ポリシリコン114をエッチングし、ポリシリコンゲート電極114a及びポリシリコンゲート配線114bを形成する。
As shown in FIG. 13, the
図14に示すように、第2の絶縁膜113をエッチングする。
As shown in FIG. 14, the second
図15に示すように、第3のレジスト116を除去する。 As shown in FIG. 15, the third resist 116 is removed.
以上により、第2の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第2の絶縁膜より高い位置になるように平坦化し、第1の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第3のレジストを形成し、前記第1の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第2の絶縁膜をエッチングし、第3のレジストを除去する第2工程が示された。 Thus, the second insulating film is formed, polysilicon is deposited, and the upper surface of the polysilicon after planarizing the polysilicon is positioned higher than the second insulating film above the columnar semiconductor layer. Planarizing, depositing a first nitride film, forming a third resist for forming a polysilicon gate electrode and polysilicon gate wiring, etching the first nitride film, etching the polysilicon; The second step of forming the polysilicon gate electrode and the polysilicon gate wiring, etching the second insulating film, and removing the third resist is shown.
次に、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第3の工程を示す。 Next, a third step of forming a diffusion layer above the fin-like semiconductor layer and below the columnar silicon layer will be described.
図16に示すように、nMOSであれば砒素やリン、pMOSであればボロンやBF2といった不純物を注入し、熱処理を行うことで、フィン状シリコン層103上部と柱状シリコン層106下部に拡散層112を形成する。このとき、柱状シリコン層106上部はポリシリコンゲート電極により覆われているため、拡散層は形成されない。
As shown in FIG. 16, an impurity such as arsenic or phosphorus is implanted for nMOS and boron or BF2 is implanted for pMOS, and heat treatment is performed, so that a
以上により、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第3工程が示された。 Thus, the third step of forming the diffusion layer on the fin-like semiconductor layer and on the columnar silicon layer is shown.
次に、第2の窒化膜を堆積し、前記第2の窒化膜をエッチングし、サイドウォール状に残存し、第2の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成する第4工程を示す。 Next, a second nitride film is deposited, the second nitride film is etched, remains in a sidewall shape, a second metal is deposited, and a metal-semiconductor compound is deposited on the upper portion of the fin-like semiconductor layer. The 4th process formed in the upper part of a diffusion layer is shown.
図17に示すように、第2の窒化膜117を堆積する。
As shown in FIG. 17, a
図18に示すように、第2の窒化膜117をエッチングし、サイドウォール状に残存させる。
As shown in FIG. 18, the
図19に示すように、ニッケル、コバルトといった第2の金属を堆積し、金属と半導体の化合物すなわちシリサイド118をフィン状シリコン層103の上部の拡散層112の上部に形成する。このとき、ポリシリコンゲート電極114a及びポリシリコンゲート配線114bは、第2の窒化膜117、第1の窒化膜115に覆われ、柱状シリコン層106上部は、第2の絶縁膜113とポリシリコンゲート電極114a及びポリシリコンゲート配線114bに覆われているので、シリサイドが形成されない。
As shown in FIG. 19, a second metal such as nickel or cobalt is deposited, and a compound of metal and semiconductor, that is,
以上により、第2の窒化膜を堆積し、前記第2の窒化膜をエッチングし、サイドウォール状に残存し、第2の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成する第4工程が示された。 As described above, the second nitride film is deposited, the second nitride film is etched, remains in the sidewall shape, the second metal is deposited, and the compound of the metal and the semiconductor is deposited on the upper part of the fin-shaped semiconductor layer. A fourth step of forming on the diffusion layer is shown.
次に、第3の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第2の窒化膜と前記第3の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第2の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第1の金属を埋めこみ、前記第1の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成する第5工程を示す。 Next, a third nitride film is deposited, an interlayer insulating film is deposited and planarized, the polysilicon gate electrode and the polysilicon gate wiring are exposed, and the exposed second nitride film and third nitride film are exposed. Removing, removing the polysilicon gate electrode, the polysilicon gate wiring and the second insulating film, depositing a gate insulating film, and in the portion where the polysilicon gate electrode and the polysilicon gate wiring are present. A fifth step of embedding the metal, etching the first metal, exposing the gate insulating film above the columnar silicon layer, and forming a metal gate electrode and a metal gate wiring is shown.
図20に示すように、シリサイド118を保護するために、第3の窒化膜119を堆積する。
As shown in FIG. 20, a
図21に示すように、層間絶縁膜120を堆積し、化学機械研磨により平坦化する。
As shown in FIG. 21, an
図22に示すように、層間絶縁膜120をエッチバックし、ポリシリコンゲート電極114a及びポリシリコンゲート配線114bを覆う第2の窒化膜115と第3の窒化膜119を露出する。
As shown in FIG. 22, the
図23に示すように、露出した第2の窒化膜115と第3の窒化膜119を除去し、ポリシリコンゲート電極114a及びポリシリコンゲート配線114bを露出する。第2の窒化膜115と第3の窒化膜119の除去に使用するエッチングは、等方性エッチングもしくはウエットエッチングが望ましい。
As shown in FIG. 23, the exposed
図24に示すように、露出したポリシリコンゲート電極114a及びポリシリコンゲート配線114bを除去する。このときのエッチングも、等方性エッチングもしくはウエットエッチングが望ましい。
As shown in FIG. 24, the exposed
図25に示すように、第2の絶縁膜113を除去する。
As shown in FIG. 25, the second
図26に示すように、ゲート絶縁膜121と第1の金属122を堆積する。ポリシリコンゲート電極114a及びポリシリコンゲート配線114bがあった部分に第1の金属122を埋めこむ。この埋め込みには、原子層堆積を用いることが好ましい。ゲート絶縁膜121としては、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に一般的に用いられるものを使用することができる。第1の金属122は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。このとき、前記第1の金属112の仕事関数は4.2eVから5.0eVの間であると、エンハンスメント型として動作することができる。
As shown in FIG. 26, a
図27に示すように、第1の金属122をエッチングし、柱状シリコン層106上部のゲート絶縁膜121を露出する。これにより、金属ゲート電極122a、金属ゲート配線122bが形成される。
As shown in FIG. 27, the
以上により、第3の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第2の窒化膜と前記第3の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第2の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第1の金属を埋めこみ、前記第1の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成する第5工程が示された。 Thus, the third nitride film is deposited, the interlayer insulating film is deposited and planarized, the polysilicon gate electrode and the polysilicon gate wiring are exposed, and the exposed second nitride film and third nitride film are removed. Removing, removing the polysilicon gate electrode, the polysilicon gate wiring and the second insulating film, depositing a gate insulating film, and in the portion where the polysilicon gate electrode and the polysilicon gate wiring are present. The fifth step of embedding the metal, etching the first metal, exposing the gate insulating film above the columnar silicon layer, and forming the metal gate electrode and the metal gate wiring is shown.
次に、前記柱状半導体層の上部を露出し、前記第3の金属を堆積し、前記第3の金属をエッチングし、前記柱状半導体層上部側壁に、第3の金属からなるサイドウォールを形成する第6工程を示す。 Next, an upper portion of the columnar semiconductor layer is exposed, the third metal is deposited, the third metal is etched, and a sidewall made of the third metal is formed on the upper sidewall of the columnar semiconductor layer. 6th process is shown.
図28に示すように、酸化膜123を堆積する。
As shown in FIG. 28, an
図29に示すように、酸化膜123をエッチバックし金属ゲート電極122a上面に残存させる。このときのエッチングは、等方性エッチングが好ましい。このとき、前記柱状シリコン層106の上部が露出する。
As shown in FIG. 29, the
図30に示すように、第3の金属124を堆積する。
As shown in FIG. 30, a
前記第3の金属124の仕事関数が4.0eVから4.2eVの間であるとき、n型シリコンの仕事関数4.05eVの近傍であるため、柱状シリコン層106上部は、n型シリコンとして機能する。このときの第3の金属124としては、例えば、タンタルとチタンの化合物(TaTi)や窒化タンタル(TaN)が好ましい。
When the work function of the
前記第3の金属124の仕事関数が5.0eVから5.2eVの間であるとき、p型シリコンの仕事関数5.15eVの近傍であるため、柱状シリコン層106上部は、p型シリコンとして機能する。このときの第3の金属124としては、例えば、ルテニウム(Ru)や窒化チタン(TiN)が好ましい。
When the work function of the
図31に示すように、第3の金属124をエッチングし、柱状シリコン層106上部側壁に、第3の金属124からなるサイドウォールを形成する。ゲート絶縁膜121が柱状シリコン層106側壁に残っている場合には、柱状シリコン層106上部側壁に、絶縁膜121を介して第3の金属124からなるサイドウォールが形成されることとなる。
As shown in FIG. 31, the
以上により、前記柱状半導体層の上部を露出し、前記第3の金属を堆積し、前記第3の金属をエッチングし、前記柱状半導体層上部側壁に、第3の金属からなるサイドウォールを形成する第6工程が示された。 As described above, the upper portion of the columnar semiconductor layer is exposed, the third metal is deposited, the third metal is etched, and a sidewall made of the third metal is formed on the upper sidewall of the columnar semiconductor layer. A sixth step was indicated.
次に、コンタクト及び金属配線を形成する工程を示す。 Next, a process of forming a contact and a metal wiring is shown.
図32に示すように、層間絶縁膜125を堆積し、平坦化し、エッチバックし、柱状シリコン層106上面及び第3の金属124からなるサイドウォールの上面を露出する。
As shown in FIG. 32, an
図33に示すように、金属ゲート配線122b上、フィン状シリコン層103上にコンタクト孔を形成するための第4のレジスト126を形成する。
As shown in FIG. 33, the 4th resist 126 for forming a contact hole on the
図34に示すように、層間絶縁膜120、125と酸化膜123をエッチングし、コンタクト孔127、128を形成する。
As shown in FIG. 34, the
図35に示すように、第4のレジスト126を除去する。 As shown in FIG. 35, the 4th resist 126 is removed.
図36に示すように、第3の窒化膜119をエッチングし、シリサイド118を露出する。
As shown in FIG. 36, the
図37に示すように、金属129を堆積する。これにより、コンタクト130、131が形成される。このとき、第3の金属124からなるサイドウォールと前記柱状シリコン層106上面は接続される。従って、柱状シリコン層106上部と、第3の金属124からなるサイドウォールには同電位が印加される。柱状シリコン層106上部は、第3の金属124とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
As shown in FIG. 37,
図38に示すように、金属配線を形成するための第5のレジスト132、133、134を形成する。 As shown in FIG. 38, the 5th resist 132, 133, 134 for forming metal wiring is formed.
図39に示すように、金属129をエッチングし、金属配線135、136、137を形成する。
As shown in FIG. 39, the
図40に示すように、第5のレジスト132、133、134を除去する。 As shown in FIG. 40, the 5th resists 132, 133, and 134 are removed.
以上により、コンタクト及び金属配線を形成する工程が示された。 As described above, the process of forming the contact and the metal wiring is shown.
上記製造方法の結果を図1に示す。 The result of the manufacturing method is shown in FIG.
シリコン基板101上に形成されたフィン状シリコン層103と、前記フィン状シリコン層103の周囲に形成された第1の絶縁膜104と、前記フィン状シリコン層103上に形成された柱状シリコン層106と、前記フィン状シリコン層103の上部と前記柱状シリコン層106の下部に形成された拡散層112と、前記フィン状シリコン層103の上部の拡散層112の上部に形成された金属と半導体の化合物118と、前記柱状シリコン層106の周囲に形成されたゲート絶縁膜121と、前記ゲート絶縁膜121の周囲に形成された金属ゲート電極122aと、前記金属ゲート電極112aに接続された金属ゲート配線122bと、前記柱状シリコン層106上部側壁に形成された第3の金属124からなるサイドウォールと、を有し、前記第3の金属124からなるサイドウォールと前記柱状シリコン層106上面は接続されていることを特徴とする。
A fin-
柱状シリコン層106上部に拡散層を形成せず、柱状シリコン層106上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させることができる。従って、柱状シリコン層106上部に拡散層を形成する工程を削減することができる。
A diffusion layer is not formed on the
また、柱状シリコン層上部に拡散層を形成しないので、シリコン柱が細くなると、シリコンの密度は5×1022個/cm3であるから、シリコン柱内に不純物を存在させることが難しくなってくる問題を回避することができる。 In addition, since no diffusion layer is formed on the upper part of the columnar silicon layer, if the silicon column is thinned, the density of silicon is 5 × 10 22 pieces / cm 3 , so that it is difficult to make impurities exist in the silicon column. The problem can be avoided.
以上により、本発明の実施形態に係るSGTの構造を形成するための製造工程及び構造が示された。 As described above, the manufacturing process and structure for forming the structure of the SGT according to the embodiment of the present invention are shown.
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.
101.シリコン基板
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2のレジスト
106.柱状シリコン層
112.拡散層
113.第2の絶縁膜
114.ポリシリコン
114a.ポリシリコンゲート電極
114b.ポリシリコンゲート配線
115.第1の窒化膜
116.第3のレジスト
117.第2の窒化膜
118.シリサイド
119.第3の窒化膜
120.層間絶縁膜
121.ゲート絶縁膜
122.第1の金属
122a.金属ゲート電極
122b.金属ゲート配線
123.酸化膜
124.第3の金属
125.層間絶縁膜
126.第4のレジスト
127.コンタクト孔
128.コンタクト孔
129.金属
130.コンタクト
131.コンタクト
132.第5のレジスト
133.第5のレジスト
134.第5のレジスト
135.金属配線
136.金属配線
137.金属配線
101.
Claims (5)
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、
前記金属ゲート電極に接続された金属ゲート配線と、
前記柱状半導体層上部側壁に絶縁膜を介して形成された第3の金属からなるサイドウォールと、を有し、
前記第3の金属からなるサイドウォール上面と前記柱状半導体層上面とは金属により接続されていることを特徴とする半導体装置。 A fin-like semiconductor layer formed on a semiconductor substrate;
A columnar semiconductor layer formed on the fin-shaped semiconductor layer;
A gate insulating film formed around the columnar semiconductor layer;
A metal gate electrode formed around the gate insulating film;
A metal gate wiring connected to the metal gate electrode;
A sidewall made of a third metal formed on an upper side wall of the columnar semiconductor layer via an insulating film,
A semiconductor device, wherein an upper surface of the sidewall made of the third metal and an upper surface of the columnar semiconductor layer are connected by a metal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016076478A JP6143913B2 (en) | 2016-04-06 | 2016-04-06 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016076478A JP6143913B2 (en) | 2016-04-06 | 2016-04-06 | Semiconductor device manufacturing method and semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014255473A Division JP5917673B2 (en) | 2014-12-17 | 2014-12-17 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016146503A JP2016146503A (en) | 2016-08-12 |
JP6143913B2 true JP6143913B2 (en) | 2017-06-07 |
Family
ID=56686248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016076478A Expired - Fee Related JP6143913B2 (en) | 2016-04-06 | 2016-04-06 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6143913B2 (en) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
US6891234B1 (en) * | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
US8058683B2 (en) * | 2007-01-18 | 2011-11-15 | Samsung Electronics Co., Ltd. | Access device having vertical channel and related semiconductor device and a method of fabricating the access device |
JP5466818B2 (en) * | 2007-09-27 | 2014-04-09 | ピーエスフォー ルクスコ エスエイアールエル | Semiconductor device |
KR100948093B1 (en) * | 2007-12-21 | 2010-03-16 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabrication of the same |
WO2009110050A1 (en) * | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | Method for manufacturing semiconductor device |
-
2016
- 2016-04-06 JP JP2016076478A patent/JP6143913B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2016146503A (en) | 2016-08-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5695745B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
US9362353B2 (en) | Semiconductor device | |
WO2013080378A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5731073B1 (en) | Semiconductor device manufacturing method and semiconductor device | |
US9842902B1 (en) | Method for producing surrounding gate semiconductor device | |
JP5740535B1 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6143913B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6368836B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5917673B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5974066B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5833214B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6329301B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6284585B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6326437B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6080989B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6156883B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5869166B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5890053B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6159777B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6026610B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2016195274A (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2016225641A (en) | Semiconductor device | |
JP2014209667A (en) | Semiconductor device manufacturing method and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170306 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170501 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170509 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6143913 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |