KR20100134230A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for manufacturing the same are provided to reduce the resistance of a storage node contact by integrating a doped silicon film with a source region in order to increase the effective area of the source region. CONSTITUTION: An embedded gate(BG) is formed at the lower side of a trench. A source region(S) and a drain region(D) are formed on a substrate(10) at both sides of the trench. A doped silicon film(20) is integrated with the source region on the trench. A first insulating film(17) separates the embedded gate and the doped silicon film. A second insulating film(21) separates the drain region and the doped silicon film.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 스토리지노드 콘택(storage node contact)의 저항을 줄이기 위한 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same for reducing resistance of a storage node contact.

하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자에서는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 캐패시턴스(capacitance)를 크게 하면서 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.In DRAM devices, in which a unit cell is composed of one MOS transistor and one capacitor, reducing the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, is highly integrated. Has become an important factor.

좁은 면적에 높은 캐패시턴스를 갖는 캐패시터를 형성하기 위해서 캐패시터의 높이를 증가시키거나, 유전막의 두께를 줄이는 등의 시도가 이루어지고 있다. In order to form a capacitor having a high capacitance in a small area, attempts have been made to increase the height of the capacitor or to reduce the thickness of the dielectric film.

그러나, 캐패시터의 높이를 높일 경우 캐패시터 높이 증가에 따른 단차 증가로 인한 문제가 발생되고, 유전막의 두께를 낮출 경우 유전막의 두께 감소에 따라 누설전류가 증가하는 문제가 발생된다.However, when the height of the capacitor is increased, a problem occurs due to an increase in the level difference due to the increase in the height of the capacitor, and when the thickness of the dielectric film is decreased, the leakage current increases as the thickness of the dielectric film is decreased.

이러한 문제를 극복하기 위하여 최근에는 매립형 게이트 구조(buried type gate structure)를 사용하여 비트라인 기생 캐패시턴스를 절반 수준으로 감소시킴으로써 동일한 센스앰프(sense amplifier) 능력을 유지하는데 필요로 하는 캐패시터의 캐패시턴스를 획기적으로 낮추는 방법이 도입되었다.In order to overcome this problem, a buried type gate structure has recently been used to reduce the bit line parasitic capacitance by half to dramatically reduce the capacitance of the capacitor required to maintain the same sense amplifier capability. Lowering method was introduced.

이러한 매립형 게이트 구조를 갖는 셀 트랜지스터에서 디자인 룰 감소로 셀 트랜지스터의 크기가 축소됨에 따라서 소스 영역의 면적이 감소되어 스토리지노드콘택(storage node contact)의 바닥 면적을 확보할 수 없게 되었다. 그 결과, 스토리지노드콘택의 저항이 증가되어 디램의 동작 특성, 특히 라이트(write) 동작 특성이 저하된다.In the cell transistor having the buried gate structure, as the size of the cell transistor is reduced due to the reduction of the design rule, the area of the source region is reduced, thereby making it impossible to secure the bottom area of the storage node contact. As a result, the resistance of the storage node contact is increased to reduce the operating characteristics of the DRAM, particularly the write operation characteristics.

본 발명은 스토리지노드콘택의 저항을 줄이기 위한 반도체 소자 및 그 제조방법을 제공한다.The present invention provides a semiconductor device and a method of manufacturing the same for reducing the resistance of the storage node contact.

본 발명의 실시예에 따른 반도체 소자는 기판에 형성된 트렌치와, 상기 트렌치 하부에 형성되는 매립 게이트와, 상기 트렌치 양측 상기 기판에 형성되는 소스 영역 및 드레인 영역과, 상기 소스 영역 일측 상기 트렌치 상부에 상기 소스 영역과 일체로 형성되는 도프트 실리콘막과, 상기 매립 게이트와 상기 도프트 실리콘막 사이를 분리하는 제 1 절연막과, 상기 드레인 영역과 상기 도프트 실리콘막 사이를 분리하는 제 2 절연막을 포함하는 것을 특징으로 한다.In an embodiment, a semiconductor device may include a trench formed in a substrate, a buried gate formed under the trench, a source region and a drain region formed in the substrate on both sides of the trench, and a portion of the trench formed on the source region. A doped silicon film integrally formed with the source region, a first insulating film separating the buried gate and the doped silicon film, and a second insulating film separating the drain region and the doped silicon film. It is characterized by.

상기 도프트 실리콘막은 상기 소스 영역의 측면으로부터 성장된 실리콘 에피층을 포함하는 것을 특징으로 한다.The doped silicon film may include a silicon epitaxial layer grown from a side of the source region.

상기 도프트 실리콘막은 증착 공정을 통해 형성된 도프트 폴리실리콘막을 포함하는 것을 특징으로 한다.The doped silicon film may include a doped polysilicon film formed through a deposition process.

상기 도프트 실리콘막은 상기 소스 영역과 동일한 도전형으로 도핑되는 것을 특징으로 한다.The doped silicon film is doped with the same conductivity type as the source region.

상기 도프트 실리콘막은 상기 소스 영역과 동일한 도핑 농도로 도핑되는 것을 특징으로 한다.The doped silicon film is doped at the same doping concentration as the source region.

상기 도프트 실리콘막을 포함한 전면에 형성되는 층간절연막과, 상기 층간절 연막을 관통하여 상기 소스 영역 및 상기 도프트 실리콘막에 접속되는 스토리지노드 콘택을 더 포함하는 것을 특징으로 한다.And an interlayer insulating film formed on the entire surface including the doped silicon film and a storage node contact penetrating through the interlayer insulation film and connected to the source region and the doped silicon film.

상기 층간절연막은 제 1 층간절연막과 제 2 층간절연막의 적층막으로 구성되며, 상기 제 1 층간절연막 상에 형성되는 비트라인과, 상기 제 1 층간절연막을 관통하여 상기 비트라인과 상기 드레인 영역을 전기적으로 연결하는 비트라인 콘택을 더 포함하는 것을 특징으로 한다.The interlayer dielectric layer includes a stacked layer of a first interlayer dielectric layer and a second interlayer dielectric layer, wherein the bit line is formed on the first interlayer dielectric layer, and the bit line and the drain region pass through the first interlayer dielectric layer. Characterized in that it further comprises a bit line contact connected to.

본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판에 트렌치를 형성하고 상기 트렌치 양측 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 트렌치 하부에 매립 게이트를 형성하는 단계와, 상기 매립 게이트 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상부의 상기 트렌치에 상기 소스 영역의 측면에 연결되고 상기 드레인 영역의 측면과 일정 간격을 갖고 분리되는 도프트 실리콘막을 형성하는 단계와, 상기 도프트 실리콘막과 상기 드레인 영역 사이에 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a trench in a substrate, forming a source region and a drain region in both substrates of the trench, forming a buried gate under the trench, and forming the buried gate. Forming a first insulating film on the trench, and forming a doped silicon film in the trench above the first insulating film, the doped silicon film being connected to the side of the source region and separated from the side of the drain region at a predetermined interval; And forming a second insulating film between the doped silicon film and the drain region.

상기 도프트 실리콘막을 형성하는 단계는, 상기 드레인 영역의 상면 및 측면을 감싸는 희생막을 형성하는 단계와, 상기 소스 영역의 측면으로부터 도프트 실리콘막을 성장키는 단계와, 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the doped silicon film may include forming a sacrificial film surrounding the top and side surfaces of the drain region, growing the doped silicon film from the side of the source region, and removing the sacrificial film. Characterized in that.

상기 희생막은 실리콘 저마늄막을 포함하는 것을 특징으로 한다. The sacrificial film is characterized in that it comprises a silicon germanium film.

상기 도프트 실리콘막을 형성하는 단계는, 상기 제 1 절연막 상부의 상기 트렌치에 도프트 실리콘막을 형성하는 단계와, 상기 드레인 영역 부근의 상기 도프트 실리콘막을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the doped silicon film may include forming a doped silicon film in the trench on the first insulating layer and removing the doped silicon film near the drain region.

상기 드레인 영역 부근의 상기 도프트 실리콘막을 제거하는 단계는, 상기 드레인 영역 및 상기 도프트 실리콘막을 포함한 전면에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 상에 상기 드레인 영역 및 상기 드레인 영역 부근의 상기 도프트 실리콘막 상부를 오픈하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 제 1 층간절연막과 상기 도프트 실리콘막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.The removing of the doped silicon film near the drain region may include forming a first interlayer insulating film on an entire surface including the drain region and the doped silicon film, and forming the drain region and the drain on the first interlayer insulating film. Forming a mask pattern to open an upper portion of the doped silicon film near a region; forming a bit line contact hole by etching the first interlayer insulating film and the doped silicon film using the mask pattern as a mask; Removing the mask pattern.

상기 비트라인 콘택홀 형성시 식각되는 상기 도프트 폴리실리콘막 사이의 상기 드레인 영역이 함께 식각되는 것을 특징으로 한다.The drain region between the doped polysilicon layer to be etched when the bit line contact hole is formed is etched together.

상기 제 2 절연막을 형성하는 단계는, 상기 비트라인 콘택홀을 포함한 전면에 절연막을 형성하는 단계와, 상기 절연막을 전면 식각하여 상기 비트라인 콘택홀 측면에 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the second insulating film may include forming an insulating film on the entire surface including the bit line contact hole, and forming an insulating film spacer on the side of the bit line contact hole by etching the entire surface of the insulating film. It is done.

상기 제 2 절연막을 형성하는 단계는, 상기 드레인 영역과 상기 도프트 실리콘막 사이의 공간이 매립되도록 전면에 절연막을 형성하는 단계와, 상기 기판 상부의 절연막을 제거하여 상기 절연막이 상기 드레인 영역과 상기 도프트 실리콘막 사이에 남도록 하는 단계를 포함하는 것을 특징으로 한다.The forming of the second insulating film may include forming an insulating film on an entire surface of the second insulating film to fill a space between the drain region and the doped silicon film, and removing the insulating film on the substrate to form the insulating film. And remaining between the doped silicon films.

본 발명에 따르면, 소스 영역 일측의 트렌치 상부에 소스 영역과 일체로 형성되는 도프트 실리콘막으로 인하여 소스 영역의 실효 면적이 증가된다. 따라서, 스토리지노드콘택의 바닥 면적을 충분히 확보할 수 있으므로 스토리지노드콘택의 저항을 줄일 수 있고, 소자의 동작 특성을 향상시킬 수 있다.According to the present invention, the effective area of the source region is increased due to the doped silicon film formed integrally with the source region on the trench on one side of the source region. Therefore, since the bottom area of the storage node contact can be sufficiently secured, the resistance of the storage node contact can be reduced, and the operation characteristics of the device can be improved.

도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with a first embodiment of the present invention.

도 1을 참조하면, 기판(10)에는 소자분리막(11)이 형성되어 액티브 영역(10A)을 한정하고 있고, 소자분리막(11)을 포함한 액티브 영역(10A)에는 액티브 영역(10A)을 가로지르며 트렌치(14)가 형성되어 있다.Referring to FIG. 1, an isolation layer 11 is formed in a substrate 10 to define an active region 10A, and an active region 10A including an isolation layer 11 crosses an active region 10A. Trench 14 is formed.

트렌치(14) 하부에는 매립 게이트(BG)가 형성되어 있고, 트렌치(14) 양측 액티브 영역(10A)에는 소스 영역(S) 및 드레인 영역(D)이 형성되어 있다.A buried gate BG is formed below the trench 14, and a source region S and a drain region D are formed in the active regions 10A on both sides of the trench 14.

매립 게이트(BG)는 게이트 절연막(15)과 게이트 전극(16)을 포함한다.The buried gate BG includes a gate insulating film 15 and a gate electrode 16.

게이트 절연막(15)은 산화막 또는 산화막과 질화막의 복합막일 수 있다.The gate insulating film 15 may be an oxide film or a composite film of an oxide film and a nitride film.

게이트 전극(16)은 Ti, TiN, W 등과 같은 금속막일 수 있다.The gate electrode 16 may be a metal film such as Ti, TiN, W, or the like.

소스 영역(S) 및 드레인 영역(D)은 N형 또는 P형 도펀트가 도핑된 실리콘막일 수 있다.The source region S and the drain region D may be silicon films doped with N-type or P-type dopants.

소스 영역(S) 일측 트렌치(14) 상부에는 소스 영역(S)과 일체로 도프트 실리콘막(20)이 형성되어 있다.A doped silicon film 20 is formed integrally with the source region S on one side of the trench 14 on the source region S.

도프트 실리콘막(20)은 소스 영역(S)의 측면으로부터 성장된 실리콘 에피층으로, 소스 영역(S)과 동일한 도펀트 및 도핑 농도로 도핑되어 있다.The doped silicon film 20 is a silicon epitaxial layer grown from the side of the source region S, and is doped with the same dopant and doping concentration as the source region S. FIG.

도프트 실리콘막(20)은 소스 영역(S)과 함께 실질적인 소스 영역으로 기능한다. 따라서, 소스 영역의 실효 면적은 도프트 실리콘막(20)의 면적만큼 증가된다.The doped silicon film 20 functions as a substantial source region together with the source region S. FIG. Thus, the effective area of the source region is increased by the area of the doped silicon film 20.

도프트 실리콘막(20)과 매립 게이트(BG)는 그들 사이에 형성된 제 1 절연막(17)에 의하여 분리된다. 제 1 절연막(17)은 산화막일 수 있다.The doped silicon film 20 and the buried gate BG are separated by the first insulating film 17 formed therebetween. The first insulating film 17 may be an oxide film.

도프트 실리콘막(20)과 드레인 영역(D)은 그들 사이에 형성된 제 2 절연막(21)에 의하여 분리된다. 제 2 절연막(21)은 산화막일 수 있다.The doped silicon film 20 and the drain region D are separated by the second insulating film 21 formed therebetween. The second insulating film 21 may be an oxide film.

그리고, 기판(10) 상에는 소스 영역(S) 및 도프트 실리콘막(20)을 덮고 드레인 영역(D)을 노출하는 개구를 갖는 제 1 층간절연막(22)이 형성되어 있다. 상기 개구에는 비트라인콘택(BLC)이 형성되어 있고, 제 1 층간절연막(22) 상에는 비트라인콘택(BLC)을 통해 하부의 드레인 영역(D)과 연결되는 비트라인(BL)이 형성되어 있다. On the substrate 10, a first interlayer insulating film 22 having an opening covering the source region S and the doped silicon film 20 and exposing the drain region D is formed. A bit line contact BLC is formed in the opening, and a bit line BL is formed on the first interlayer insulating layer 22 to be connected to the drain region D of the lower portion through the bit line contact BLC.

비트라인(BL) 상에는 비트라인 하드마스크막(23)이 형성되어 있고, 비트라인(BL) 및 비트라인 하드마스크막(23)의 측면에는 비트라인 스페이서(24)가 형성되어 있다. A bit line hard mask film 23 is formed on the bit line BL, and bit line spacers 24 are formed on the side surfaces of the bit line BL and the bit line hard mask film 23.

제 1 층간절연막(22) 상에는 비트라인(BL) 및 비트라인 하드마스크막(23)을 덮는 제 2 층간절연막(25)이 형성되고, 제 2, 제 1 층간절연막(25, 22)에는 제 2, 제 1 층간절연막(25, 22)을 관통하는 스토리지노드 콘택(SNC)이 형성되어 있다. 도시하지 않았지만, 스토리지노드 콘택(SNC) 상에는 캐패시터가 형성된다.On the first interlayer insulating film 22, a second interlayer insulating film 25 covering the bit line BL and the bit line hard mask film 23 is formed, and on the second and first interlayer insulating films 25 and 22, a second interlayer insulating film 25 is formed. The storage node contacts SNC penetrating the first interlayer insulating films 25 and 22 are formed. Although not shown, a capacitor is formed on the storage node contact SNC.

도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2a를 참조하면, 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정하고, 액티브 영역(10A)에 소스 및 드레인용 불순물 이온을 주입하여 불순 물 주입층을 형성한다.Referring to FIG. 2A, an isolation layer 11 is formed on a substrate 10 to define an active region 10A, and impurity ions for source and drain are implanted into the active region 10A to form an impurity implantation layer. .

이어, 기판(10) 상에 패드 절연막(12, 13)을 형성하고, 패드 절연막(12, 13) 상에 게이트 예정 부분을 오픈하는 마스크 패턴(미도시)을 형성한 다음, 마스크 패턴을 식각 배리어 패드 절연막(13, 12)을 패터닝한다.Subsequently, the pad insulating layers 12 and 13 are formed on the substrate 10, and a mask pattern (not shown) for opening a gate predetermined portion is formed on the pad insulating layers 12 and 13, and then the mask pattern is etched. The pad insulating films 13 and 12 are patterned.

그 다음, 마스크 패턴 및 패터닝된 패드 절연막(13, 12)을 식각 배리어로 소자분리막(11)을 포함하는 기판(10) 일부를 식각하여 트렌치(14)를 형성하고, 남아있는 마스크 패턴을 제거한다.Next, a portion of the substrate 10 including the device isolation layer 11 is etched using the mask patterns and the patterned pad insulating layers 13 and 12 as an etching barrier to form the trenches 14, and the remaining mask patterns are removed. .

패드 절연막(12, 13)은 산화막(12)과 질화막(13)의 적층 구조로 형성할 수 있다. 이와는 다르게, 패드 절연막은 질화막의 단일막 구조로 형성할 수도 있다.The pad insulating films 12 and 13 can be formed in a stacked structure of the oxide film 12 and the nitride film 13. Alternatively, the pad insulating film may be formed in a single film structure of a nitride film.

이때, 불순물층이 형성된 액티브 영역(10A)에 트렌치(14)가 형성됨에 따라 불순물 주입층이 다수개로 분리되어 소스 영역(S) 및 드레인 영역(D)이 형성된다.At this time, as the trench 14 is formed in the active region 10A where the impurity layer is formed, a plurality of impurity implantation layers are separated to form the source region S and the drain region D. FIG.

도 2b를 참조하면, 트렌치(14) 하부에 매립 게이트(BG)를 구성한다.Referring to FIG. 2B, a buried gate BG is formed under the trench 14.

매립 게이트(BG)는 트렌치(14)를 포함한 전면에 게이트 절연막(15)을 개재하여 게이트 전극막을 형성하고, 트렌치(14) 하부에만 남도록 게이트 전극막 및 게이트 절연막(15)을 전면 식각하여 형성할 수 있다.The buried gate BG may be formed by forming a gate electrode film on the entire surface including the trench 14 through the gate insulating film 15 and etching the entire surface of the gate electrode film and the gate insulating film 15 so that only the trench 14 remains below the trench 14. Can be.

게이트 전극(16)은 Ti, TiN, W 등과 같은 금속으로 형성될 수 있다.The gate electrode 16 may be formed of a metal such as Ti, TiN, W, or the like.

그 다음, 매립 게이트(BG) 상에 제 1 절연막(17)을 형성한다.Next, the first insulating film 17 is formed on the buried gate BG.

제 1 절연막(17)은 트렌치(14)가 매립되도록 전면에 절연막을 형성하고 전면 식각 공정으로 트렌치(14) 외부 및 트렌치(14) 상부에 형성된 절연막을 제거하여, 형성할 수 있다. The first insulating layer 17 may be formed by forming an insulating layer on the entire surface of the trench 14 to fill the trench 14, and removing the insulating layer formed on the outside of the trench 14 and the upper portion of the trench 14 by a full surface etching process.

도 2c를 참조하면, 트렌치(14)를 포함한 전면에 희생막(18)을 형성한다.Referring to FIG. 2C, a sacrificial layer 18 is formed on the entire surface including the trench 14.

희생막(18)은 트렌치(14) 상부를 채우고 질화막(13) 상에 일정 두께 이상 쌓이도록 충분한 두께로 형성한다.The sacrificial film 18 is formed to a sufficient thickness to fill the upper portion of the trench 14 and to be stacked on the nitride film 13 by a predetermined thickness or more.

희생막(18)으로는 실리콘 저마늄막(SiGe)을 사용할 수 있다.As the sacrificial layer 18, a silicon germanium layer (SiGe) may be used.

희생막(18)은 30 내지 300Å의 두께로 형성할 수 있다.The sacrificial film 18 may be formed to a thickness of 30 to 300Å.

한편, 희생막(18) 상에 하드마스크막(19)을 더 형성할 수도 있다. 하드마스크막(19)으로는 산화막을 사용할 수 있다.Meanwhile, the hard mask layer 19 may be further formed on the sacrificial layer 18. An oxide film can be used as the hard mask film 19.

도 2d를 참조하면, 드레인 영역(D) 및 드레인 영역(D) 부근의 제 1 절연막(17) 상에 남도록 하드마스크막(19)과 희생막(18)을 패터닝한다.Referring to FIG. 2D, the hard mask film 19 and the sacrificial film 18 are patterned to remain on the drain region D and the first insulating layer 17 near the drain region D. Referring to FIG.

상기 패터닝 결과, 드레인 영역(D)의 상면 및 측면은 희생막(18)에 의해 덮이게 되고 소스 영역(S)의 측면 및 드레인 영역(D)에 접하지 않은 제 1 절연막(17)은 외부로 노출되게 된다.As a result of the patterning, the top and side surfaces of the drain region D are covered by the sacrificial layer 18, and the first insulating layer 17 that is not in contact with the side and drain regions D of the source region S is moved outward. Exposed.

도 2e를 참조하면, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정으로 노출된 소스 영역(S)의 측면으로부터 실리콘막을 성장시키어, 노출된 제 1 절연막(17) 상에 트렌치(14) 상부를 채우는 도프트 실리콘막(20)을 형성한다.Referring to FIG. 2E, the silicon film is grown from the side of the exposed source region S by the selective epitaxial growth (SEG) process, and the upper portion of the trench 14 is exposed on the exposed first insulating layer 17. A doped silicon film 20 is formed.

이때, 도프트 실리콘막(20)은 소스 영역(S)과 동일한 도펀트 및 도핑 농도를 갖고 성장된다.At this time, the doped silicon film 20 is grown with the same dopant and doping concentration as the source region S. FIG.

도 2f를 참조하면, 하드마스크막(19) 및 희생막(18)을 제거하고, 전면에 제 2 절연막(21)을 형성한다.Referring to FIG. 2F, the hard mask film 19 and the sacrificial film 18 are removed, and the second insulating film 21 is formed on the entire surface.

제 2 절연막(21)은 산화막으로 형성될 수 있다.The second insulating film 21 may be formed of an oxide film.

도 2g를 참조하면, 소스 영역(S) 및 드레인 영역(D)이 노출되도록 제 2 절연막(21)과 패드 절연막(13, 12)을 전면 식각한다.Referring to FIG. 2G, the second insulating layer 21 and the pad insulating layers 13 and 12 are all etched to expose the source region S and the drain region D. Referring to FIG.

전면 식각은 CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정으로 수행될 수 있다.The front surface etching may be performed by a chemical mechanical polishing (CMP) process or an etch back process.

상기 전면 식각 결과, 제 2 절연막(21)은 도프트 실리콘막(20)과 드레인 영역(D) 사이에 남게 된다.As a result of the entire surface etching, the second insulating layer 21 is left between the doped silicon layer 20 and the drain region D.

도 1을 다시 참조하면, 전면에 제 1 층간절연막(22)을 형성하고, 제 1 층간절연막(22)을 관통하여 드레인 영역(D)에 접속되는 비트라인 콘택(BLC)을 형성한다. 그 다음, 제 1 층간절연막(22) 상에 비트라인 콘택(BLC)에 접속되는 비트라인(BL)을 형성한다.Referring back to FIG. 1, a first interlayer insulating film 22 is formed on the entire surface, and a bit line contact BLC connected to the drain region D is formed through the first interlayer insulating film 22. Next, a bit line BL connected to the bit line contact BLC is formed on the first interlayer insulating film 22.

비트라인(BL) 상에 비트라인 하드마스크막(23)을 더 형성할 수도 있다.The bit line hard mask layer 23 may be further formed on the bit line BL.

그 다음, 비트라인(BL) 및 비트라인 하드마스크막(23)의 측면에 비트라인 스페이서(24)를 형성하고, 제 1 층간절연막(22) 상에 비트라인(BL) 및 비트라인 하드마스크막(23)을 덮는 제 2 층간절연막(25)을 형성한다.Next, the bit line spacers 24 are formed on the side surfaces of the bit line BL and the bit line hard mask layer 23, and the bit line BL and bit line hard mask layers are formed on the first interlayer insulating layer 22. A second interlayer insulating film 25 covering the 23 is formed.

이어, 제 2, 제 1 층간절연막(25, 22)에 소스 영역(S) 및 도프트 실리콘막(20)을 노출하는 스토리지노드 콘택홀을 형성하고, 스토리지노드 콘택홀에 도전막, 예를 들어 폴리실리콘막을 매립하여 스토리지노드 콘택(SNC)을 형성한다.Next, a storage node contact hole exposing the source region S and the doped silicon layer 20 is formed in the second and first interlayer insulating layers 25 and 22, and a conductive film, for example, is formed in the storage node contact hole. The polysilicon layer is embedded to form a storage node contact (SNC).

이후, 도시하지 않았지만, 스토리지노드 콘택(SNC) 상에 스토리지노드 콘택(SNC)에 전기적으로 연결되는 캐패시터(capacitor)를 형성한다.Subsequently, although not shown, a capacitor is formed on the storage node contact SNC to be electrically connected to the storage node contact SNC.

도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with a second embodiment of the present invention.

도 3을 참조하면, 기판(10)에는 소자분리막(11)이 형성되어 액티브 영역(10A)을 한정하고 있고, 소자분리막(11)을 포함한 액티브 영역(10A)에는 액티브 영역(10A)을 가로지르며 트렌치(14)가 형성되어 있다.Referring to FIG. 3, an isolation layer 11 is formed in the substrate 10 to define the active region 10A, and the active region 10A including the isolation layer 11 crosses the active region 10A. Trench 14 is formed.

트렌치(14) 하부에는 매립 게이트(BG)가 형성되어 있고, 트렌치(14) 양측 액티브 영역(10A)에는 소스 영역(S) 및 드레인 영역(D)이 형성되어 있다.A buried gate BG is formed below the trench 14, and a source region S and a drain region D are formed in the active regions 10A on both sides of the trench 14.

매립 게이트(BG)는 게이트 절연막(15)과 게이트 전극(16)을 포함한다.The buried gate BG includes a gate insulating film 15 and a gate electrode 16.

게이트 절연막(15)은 산화막 또는 산화막과 질화막의 복합막일 수 있다.The gate insulating film 15 may be an oxide film or a composite film of an oxide film and a nitride film.

게이트 전극(16)은 Ti, TiN, W 등과 같은 금속막일 수 있다.The gate electrode 16 may be a metal film such as Ti, TiN, W, or the like.

소스 영역(S) 및 드레인 영역(D)은 N형 또는 P형 도펀트가 도핑된 실리콘막일 수 있다.The source region S and the drain region D may be silicon films doped with N-type or P-type dopants.

소스 영역(S) 일측 트렌치(14) 상부에는 소스 영역(S)과 일체로 도프트 실리콘막(20)이 형성되어 있다.A doped silicon film 20 is formed integrally with the source region S on one side of the trench 14 on the source region S.

도프트 실리콘막(20)은 소스 영역(S)과 동일한 도펀트 및 도핑 농도로 도핑된 도프트 폴리실리콘막일 수 있다. 예컨데, 도프트 실리콘막(20)은 9E20/㎤ 농도의 인(P)으로 도핑된 폴리실리콘막일 수 있다.The doped silicon film 20 may be a doped polysilicon film doped with the same dopant and doping concentration as the source region S. For example, the doped silicon film 20 may be a polysilicon film doped with phosphorus (P) at a concentration of 9E20 / cm 3.

도프트 실리콘막(20)은 소스 영역(S)과 함께 실질적인 소스 영역으로 기능한다. 따라서, 소스 영역의 실효 면적은 도프트 실리콘막(20)의 면적만큼 증가된다.The doped silicon film 20 functions as a substantial source region together with the source region S. FIG. Thus, the effective area of the source region is increased by the area of the doped silicon film 20.

도프트 실리콘막(20)과 매립 게이트(BG)는 그들 사이에 형성된 제 1 절연막(17)에 의하여 전기적으로 분리된다. 제 1 절연막(17)은 산화막일 수 있다.The doped silicon film 20 and the buried gate BG are electrically separated by the first insulating film 17 formed therebetween. The first insulating film 17 may be an oxide film.

기판(10) 상에는 소스 영역(S) 및 도프트 실리콘막(20)을 덮고 드레인 영 역(D) 및 드레인 영역(D) 부근의 제 1 절연막(17)을 노출하는 개구를 갖는 제 1 층간절연막(22)이 형성되어 있다. On the substrate 10, a first interlayer insulating film having an opening covering the source region S and the doped silicon film 20 and exposing the first insulating film 17 near the drain region D and the drain region D. FIG. (22) is formed.

제 1 층간절연막(22)에 형성된 개구의 측면에는 스페이서 형태의 제 2 절연막(21)이 형성되어 있고, 개구에는 비트라인콘택(BLC)이 형성되어 있다. 그리고, 제 1 층간절연막(22) 상에는 비트라인콘택(BLC)을 통해 하부의 드레인 영역(D)과 전기적으로 연결되는 비트라인(BL)이 형성되어 있다. A second insulating film 21 in the form of a spacer is formed on a side surface of the opening formed in the first interlayer insulating film 22, and a bit line contact BLC is formed in the opening. In addition, a bit line BL is electrically formed on the first interlayer insulating layer 22 through the bit line contact BLC.

비트라인(BL) 상에는 비트라인 하드마스크막(23)이 형성되어 있고, 비트라인(BL) 및 비트라인 하드마스크막(23)의 측면에는 비트라인 스페이서(24)가 형성되어 있다. A bit line hard mask film 23 is formed on the bit line BL, and bit line spacers 24 are formed on the side surfaces of the bit line BL and the bit line hard mask film 23.

그리고, 제 1 층간절연막(22) 상에는 비트라인(BL) 및 비트라인 하드마스크막(23)을 덮는 제 2 층간절연막(25)이 형성되고, 제 2, 제 1 층간절연막(25, 22)에는 제 2, 제 1 층간절연막(25, 22)을 관통하는 스토리지노드 콘택(SNC)이 형성되어 있다. 도시하지 않았지만, 스토리지노드 콘택(SNC) 상에는 캐패시터가 형성된다.The second interlayer insulating film 25 covering the bit line BL and the bit line hard mask film 23 is formed on the first interlayer insulating film 22, and the second and first interlayer insulating films 25 and 22 are formed on the first interlayer insulating film 22. The storage node contacts SNC penetrating the second and first interlayer insulating films 25 and 22 are formed. Although not shown, a capacitor is formed on the storage node contact SNC.

도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 4a를 참조하면, 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정하고, 액티브 영역(10A)에 소스 및 드레인용 불순물 이온을 주입하여 불순물 주입층을 형성한다.Referring to FIG. 4A, an isolation layer 11 is formed on a substrate 10 to define an active region 10A, and impurity implantation layers are formed by implanting source and drain impurity ions into the active region 10A.

이어, 기판(10) 상에 패드 절연막(12, 13)을 형성하고, 패드 절연막(12, 13) 상에 게이트 예정 부분을 오픈하는 마스크 패턴(미도시)을 형성한 다음, 마스크 패턴을 식각 배리어 패드 절연막(13, 12)을 패터닝한다.Subsequently, the pad insulating layers 12 and 13 are formed on the substrate 10, and a mask pattern (not shown) for opening a gate predetermined portion is formed on the pad insulating layers 12 and 13, and then the mask pattern is etched. The pad insulating films 13 and 12 are patterned.

그 다음, 마스크 패턴 및 패터닝된 패드 절연 막(13, 12)을 식각 배리어로 소자분리막(11)을 포함하는 기판(10) 일부를 식각하여 트렌치(14)를 형성하고, 남아있는 마스크 패턴을 제거한다.Subsequently, a portion of the substrate 10 including the device isolation layer 11 is etched using the mask patterns and the patterned pad insulating layers 13 and 12 as an etch barrier to form the trenches 14, and the remaining mask patterns are removed. do.

패드 절연막(12, 13)은 산화막(12)과 질화막(13)의 적층 구조로 형성할 수 있다. 이와는 다르게, 패드 절연막은 질화막의 단일막 구조로 형성할 수도 있다.The pad insulating films 12 and 13 can be formed in a stacked structure of the oxide film 12 and the nitride film 13. Alternatively, the pad insulating film may be formed in a single film structure of a nitride film.

이때, 불순물층이 형성된 액티브 영역(10A)에 트렌치(14)가 형성됨에 따라 불순물 주입층이 다수개로 분리되어 소스 영역(S) 및 드레인 영역(D)이 형성된다.At this time, as the trench 14 is formed in the active region 10A where the impurity layer is formed, a plurality of impurity implantation layers are separated to form the source region S and the drain region D. FIG.

도 4b를 참조하면, 트렌치(14) 하부에 매립 게이트(BG)를 구성한다.Referring to FIG. 4B, a buried gate BG is formed under the trench 14.

매립 게이트(BG)는 트렌치(14)를 포함한 전면에 게이트 절연막(15)을 개재하여 게이트 전극막을 형성하고, 트렌치(14) 하부에만 남도록 게이트 전극막 및 게이트 절연막(15)을 전면 식각하여 형성할 수 있다.The buried gate BG may be formed by forming a gate electrode film on the entire surface including the trench 14 through the gate insulating film 15 and etching the entire surface of the gate electrode film and the gate insulating film 15 so that only the trench 14 remains below the trench 14. Can be.

게이트 전극(16)은 Ti, TiN, W 등과 같은 금속으로 형성될 수 있다.The gate electrode 16 may be formed of a metal such as Ti, TiN, W, or the like.

그 다음, 매립 게이트(BG) 상부의 트렌치(14)에 제 1 절연막(17)을 형성한다.Next, the first insulating layer 17 is formed in the trench 14 above the buried gate BG.

제 1 절연막(17)은 트렌치(14)가 매립되도록 전면에 절연막을 형성하고 전면 식각 공정으로 트렌치(14) 외부에 형성된 절연막을 제거하여 형성할 수 있다.The first insulating layer 17 may be formed by forming an insulating layer on the entire surface of the trench 14 to fill the trench 14 and by removing the insulating layer formed on the outside of the trench 14 by a full surface etching process.

도 4c를 참조하면, 제 1 절연막(17)을 일부 제거하여 트렌치(14) 상부를 노출시킨다.Referring to FIG. 4C, a portion of the first insulating layer 17 is removed to expose the upper portion of the trench 14.

이어, 트렌치(14)를 포함한 전면에 도프트 실리콘막(20)을 형성한다.Next, a doped silicon film 20 is formed on the entire surface including the trench 14.

도프트 실리콘막(2A)은 소스 영역(S)과 동일한 도펀트 및 도핑 농도로 도핑된 폴리실리콘막을 증착하여 형성할 수 있다. 예컨데, 도프트 실리콘막(20)은 9E20/㎤ 농도의 인(P)으로 도핑된 폴리실리콘막일 수 있다.The doped silicon film 2A may be formed by depositing a doped polysilicon film with the same dopant and doping concentration as the source region S. FIG. For example, the doped silicon film 20 may be a polysilicon film doped with phosphorus (P) at a concentration of 9E20 / cm 3.

도프트 실리콘막(20)의 증착 두께는 200 내지 600Å의 범위를 가질 수 있다.The deposition thickness of the doped silicon film 20 may have a range of 200 to 600 GPa.

도 4d를 참조하면, 전면 식각 공정으로 트렌치(14) 외부에 형성된 도프트 실리콘막(20)을 제거한다.Referring to FIG. 4D, the doped silicon film 20 formed outside the trench 14 is removed by an entire surface etching process.

전면 식각 공정으로는 CMP 공정 또는 에치백 공정이 사용될 수 있다.As the front etching process, a CMP process or an etch back process may be used.

도 4e를 참조하면, 제 1 층간절연막(22)과 도프트 실리콘막(20)을 선택적으로 식각하여 드레인 영역(D) 및 드레인 영역(D) 부근의 제 1 절연막(17)을 노출하는 비트라인 콘택홀(26)을 형성한다.Referring to FIG. 4E, a bit line exposing the first insulating layer 17 near the drain region D and the drain region D by selectively etching the first interlayer insulating layer 22 and the doped silicon layer 20. The contact hole 26 is formed.

이때, 식각되는 도프트 실리콘막(20)들 사이의 드레인 영역(D)이 함께 식각될 수 있다.In this case, the drain region D between the etched doped silicon layers 20 may be etched together.

도 4f를 참조하면, 비트라인 콘택홀(26)의 측면에 스페이서 형태로 제 2 절연막(21)를 형성한다.Referring to FIG. 4F, the second insulating layer 21 is formed on the side of the bit line contact hole 26 in the form of a spacer.

제 2 절연막(21)은 비트라인 콘택홀(26)을 포함한 전면에 절연막을 형성하고 비트라인 콘택홀(26) 측면에 남도록 절연막을 전면 식각하여 형성할 수 있다. The second insulating layer 21 may be formed by forming an insulating layer on the entire surface including the bit line contact hole 26 and etching the entire surface so that the insulating layer is left on the side of the bit line contact hole 26.

제 2 절연막(21)으로는 산화막이 사용될 수 있다.An oxide film may be used as the second insulating film 21.

도 3을 다시 참조하면, 비트라인 콘택홀(26)에 비트라인 콘택(BLC)을 형성한다. 그 다음, 제 1 층간절연막(22) 상에 비트라인 콘택(BLC)에 접속되는 비트라인(BL)을 형성한다. 비트라인(BL) 상에 비트라인 하드마스크막(23)을 더 형성할 수 도 있다.Referring to FIG. 3 again, a bit line contact BLC is formed in the bit line contact hole 26. Next, a bit line BL connected to the bit line contact BLC is formed on the first interlayer insulating film 22. The bit line hard mask layer 23 may be further formed on the bit line BL.

그 다음, 비트라인(BL) 및 비트라인 하드마스크막(23)의 측면에 비트라인 스페이서(24)를 형성하고, 제 1 층간절연막(22) 상에 비트라인(BL) 및 비트라인 하드마스크막(23)을 덮는 제 2 층간절연막(25)을 형성한다.Next, the bit line spacers 24 are formed on the side surfaces of the bit line BL and the bit line hard mask layer 23, and the bit line BL and bit line hard mask layers are formed on the first interlayer insulating layer 22. A second interlayer insulating film 25 covering the 23 is formed.

이어, 제 2, 제 1 층간절연막(25, 22)에 소스 영역(S) 및 도프트 실리콘막(20)을 노출하는 스토리지노드 콘택홀을 형성하고, 스토리지노드 콘택홀에 도전막, 예를 들어 폴리실리콘막을 매립하여 스토리지노드 콘택(SNC)을 형성한다.Next, a storage node contact hole exposing the source region S and the doped silicon layer 20 is formed in the second and first interlayer insulating layers 25 and 22, and a conductive film, for example, is formed in the storage node contact hole. The polysilicon layer is embedded to form a storage node contact (SNC).

이후, 도시하지 않았지만, 스토리지노드 콘택(SNC) 상에 스토리지노드 콘택(SNC)에 전기적으로 연결되는 캐패시터(capacitor)를 형성한다.Subsequently, although not shown, a capacitor is formed on the storage node contact SNC to be electrically connected to the storage node contact SNC.

이상에서 상세하게 설명한 바에 의하면, 소스 영역 일측의 트렌치 상부에 소스 영역과 일체로 형성되는 도프트 실리콘막으로 인하여 소스 영역의 실효 면적이 증가된다. 따라서, 스토리지노드콘택의 바닥 면적을 충분히 확보할 수 있으므로 스토리지노드콘택의 저항을 줄일 수 있고, 소자의 동작 특성을 향상시킬 수 있다.As described above in detail, the effective area of the source region is increased due to the doped silicon film formed integrally with the source region on the trench on one side of the source region. Therefore, since the bottom area of the storage node contact can be sufficiently secured, the resistance of the storage node contact can be reduced, and the operation characteristics of the device can be improved.

도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with a first embodiment of the present invention.

도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 3은 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with a second embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

10 : 기판10: substrate

14 : 트렌치14: trench

BG : 매립 게이트BG: Landfill Gate

17, 21 : 제 1, 제 2 절연막17, 21: first and second insulating film

20 : 도프트 실리콘층20: doped silicon layer

S, D : 소스 영역, 드레인 영역S, D: source region, drain region

Claims (15)

기판에 형성된 트렌치;Trenches formed in the substrate; 상기 트렌치 하부에 형성되는 매립 게이트;A buried gate formed under the trench; 상기 트렌치 양측 상기 기판에 형성되는 소스 영역 및 드레인 영역;Source and drain regions formed on both sides of the trench; 상기 소스 영역 일측 상기 트렌치 상부에 상기 소스 영역과 일체로 형성되는 도프트 실리콘막;A doped silicon layer integrally formed with the source region on one side of the trench in the source region; 상기 매립 게이트와 상기 도프트 실리콘막 사이를 분리하는 제 1 절연막; 및A first insulating film separating between the buried gate and the doped silicon film; And 상기 드레인 영역과 상기 도프트 실리콘막 사이를 분리하는 제 2 절연막;A second insulating film separating between the drain region and the doped silicon film; 을 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 도프트 실리콘막은 상기 소스 영역의 측면으로부터 성장된 실리콘 에피층을 포함하는 것을 특징으로 하는 반도체 소자.And the doped silicon film comprises a silicon epitaxial layer grown from a side of the source region. 제 1항에 있어서,The method of claim 1, 상기 도프트 실리콘막은 증착 공정을 통해 형성된 도프트 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.The doped silicon film may include a doped polysilicon film formed through a deposition process. 제 1항에 있어서,The method of claim 1, 상기 도프트 실리콘막은 상기 소스 영역과 동일한 도전형으로 도핑되는 것을 특징으로 하는 반도체 소자.And the doped silicon film is doped with the same conductivity type as the source region. 제 1항에 있어서,The method of claim 1, 상기 도프트 실리콘막은 상기 소스 영역과 동일한 도핑 농도로 도핑되는 것을 특징으로 하는 반도체 소자.And the doped silicon film is doped at the same doping concentration as that of the source region. 제 1항에 있어서,The method of claim 1, 상기 도프트 실리콘막을 포함한 전면에 형성되는 층간절연막; 및An interlayer insulating film formed on the entire surface including the doped silicon film; And 상기 층간절연막을 관통하여 상기 소스 영역 및 상기 도프트 실리콘막에 접속되는 스토리지노드 콘택;A storage node contact penetrating the interlayer insulating film and connected to the source region and the doped silicon film; 을 더 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device further comprising. 제 6항에 있어서,The method of claim 6, 상기 층간절연막은 제 1 층간절연막과 제 2 층간절연막의 적층막으로 구성되며,The interlayer insulating film is composed of a laminated film of a first interlayer insulating film and a second interlayer insulating film, 상기 제 1 층간절연막 상에 형성되는 비트라인; 및A bit line formed on the first interlayer insulating film; And 상기 제 1 층간절연막을 관통하여 상기 비트라인과 상기 드레인 영역을 전기적으로 연결하는 비트라인 콘택;A bit line contact penetrating the first interlayer insulating film to electrically connect the bit line and the drain region; 을 더 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device further comprising. 기판에 트렌치를 형성하고 상기 트렌치 양측 기판에 소스 영역 및 드레인 영역을 형성하는 단계;Forming a trench in a substrate and forming a source region and a drain region in both substrates of the trench; 상기 트렌치 하부에 매립 게이트를 형성하는 단계;Forming a buried gate under the trench; 상기 매립 게이트 상에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the buried gate; 상기 제 1 절연막 상부의 상기 트렌치에 상기 소스 영역의 측면에 연결되고 상기 드레인 영역의 측면과 일정 간격을 갖고 분리되는 도프트 실리콘막을 형성하는 단계; 및Forming a doped silicon layer in the trench on the first insulating layer, the doped silicon layer being connected to the side of the source region and separated from the side of the drain region at a predetermined interval; And 상기 도프트 실리콘막과 상기 드레인 영역 사이에 제 2 절연막을 형성하는 단계;Forming a second insulating film between the doped silicon film and the drain region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 8항에 있어서,The method of claim 8, 상기 도프트 실리콘막을 형성하는 단계는,Forming the doped silicon film, 상기 드레인 영역의 상면 및 측면을 감싸는 희생막을 형성하는 단계;Forming a sacrificial layer surrounding upper and side surfaces of the drain region; 상기 소스 영역의 측면으로부터 도프트 실리콘막을 성장키는 단계;및Growing a doped silicon film from a side of the source region; and 상기 희생막을 제거하는 단계;Removing the sacrificial layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 9항에 있어서,The method of claim 9, 상기 희생막은 실리콘 저마늄막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The sacrificial film includes a silicon germanium film manufacturing method of a semiconductor device. 제 8항에 있어서,The method of claim 8, 상기 도프트 실리콘막을 형성하는 단계는,Forming the doped silicon film, 상기 제 1 절연막 상부의 상기 트렌치에 도프트 실리콘막을 형성하는 단계;Forming a doped silicon film in the trench over the first insulating film; 상기 드레인 영역 부근의 상기 도프트 실리콘막을 제거하는 단계;Removing the doped silicon film near the drain region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 11항에 있어서,The method of claim 11, 상기 드레인 영역 부근의 상기 도프트 실리콘막을 제거하는 단계는,Removing the doped silicon film in the vicinity of the drain region, 상기 드레인 영역 및 상기 도프트 실리콘막을 포함한 전면에 제 1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the entire surface including the drain region and the doped silicon film; 상기 제 1 층간절연막 상에 상기 드레인 영역 및 상기 드레인 영역 부근의 상기 도프트 실리콘막 상부를 오픈하는 마스크 패턴을 형성하는 단계;Forming a mask pattern on the first interlayer insulating film to open the drain region and an upper portion of the doped silicon film near the drain region; 상기 마스크 패턴을 마스크로 상기 제 1 층간절연막과 상기 도프트 실리콘막을 식각하여 비트라인 콘택홀을 형성하는 단계;및Etching the first interlayer dielectric layer and the doped silicon layer using the mask pattern as a mask to form a bit line contact hole; and 상기 마스크 패턴을 제거하는 단계;Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 12항에 있어서,The method of claim 12, 상기 비트라인 콘택홀 형성시 식각되는 상기 도프트 폴리실리콘막 사이의 상기 드레인 영역이 함께 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.And the drain regions between the doped polysilicon layers to be etched when the bit line contact holes are formed are etched together. 제 8항 또는 제 12항에 있어서,The method of claim 8 or 12, 상기 제 2 절연막을 형성하는 단계는, Forming the second insulating film, 상기 비트라인 콘택홀을 포함한 전면에 절연막을 형성하는 단계; 및Forming an insulating film on the entire surface including the bit line contact hole; And 상기 절연막을 전면 식각하여 상기 비트라인 콘택홀 측면에 절연막 스페이서를 형성하는 단계;Etching the entire insulating film to form an insulating film spacer on a side of the bit line contact hole; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 8항에 있어서,The method of claim 8, 상기 제 2 절연막을 형성하는 단계는,Forming the second insulating film, 상기 드레인 영역과 상기 도프트 실리콘막 사이의 공간이 매립되도록 전면에 절연막을 형성하는 단계;및 Forming an insulating film on an entire surface of the semiconductor device to fill a space between the drain region and the doped silicon film; and 상기 기판 상부의 절연막을 제거하여 상기 절연막이 상기 드레인 영역과 상기 도프트 실리콘막 사이에 남도록 하는 단계;Removing the insulating film on the substrate so that the insulating film remains between the drain region and the doped silicon film; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a.
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