JPS63131707A - 差動ペア - Google Patents
差動ペアInfo
- Publication number
- JPS63131707A JPS63131707A JP62273666A JP27366687A JPS63131707A JP S63131707 A JPS63131707 A JP S63131707A JP 62273666 A JP62273666 A JP 62273666A JP 27366687 A JP27366687 A JP 27366687A JP S63131707 A JPS63131707 A JP S63131707A
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- JP
- Japan
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- differential pair
- transistor
- input
- voltage
- bias voltage
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体集積回路、特に出力段に使われる差動
ペアに於ける衝突電離をなくす回路に関する。
ペアに於ける衝突電離をなくす回路に関する。
従来技術及び発明を解゛しようとする問題点従来の０Ｍ
Ｏ３技術は密度の高い回路素子を提供し、従って中くら
いのチップ面積内に、ディジタル形でもアリログ形でも
、複雑な機能を実現づることが出来るようにしている。
Ｏ３技術は密度の高い回路素子を提供し、従って中くら
いのチップ面積内に、ディジタル形でもアリログ形でも
、複雑な機能を実現づることが出来るようにしている。
それでも、現存の０ＭＯ８方法はある欠点がある。大き
な１つの欠点は、Ｎ形ＭＯＳトランジスタのドレイン・
ソース電圧■ｄｓを制限する低電圧の仕様である。電圧
Ｖｄｓが許容し得るレベルを越えると、通常より大きな
トレイン・バルク間の漏れ電流の寄与の為に、装置の合
ａ１ドレイン電流が大幅に増加する。
な１つの欠点は、Ｎ形ＭＯＳトランジスタのドレイン・
ソース電圧■ｄｓを制限する低電圧の仕様である。電圧
Ｖｄｓが許容し得るレベルを越えると、通常より大きな
トレイン・バルク間の漏れ電流の寄与の為に、装置の合
ａ１ドレイン電流が大幅に増加する。
この現象は衝突電離として知られており、装置のＩＯ傷
を招く惧れがある。
を招く惧れがある。
出力段の差動ペアでは、この制約の為に、この問題を＜
’Ｋ ＜す為に、基本回路の複雑な変更を必要としてい
た。
’Ｋ ＜す為に、基本回路の複雑な変更を必要としてい
た。
問題点を解決する手段
この発明は出力段に使われる差動ペアに於ける衝突電離
効果をなくす方式を提供する。
効果をなくす方式を提供する。
例えば、典型的な増幅器回路は、差動形からシングル・
エンデツド形への変換器と利得段で構成された入力段と
、差動ペア及び電圧フォロアで構成された出力段との両
方を持っている。差動ペアの入力トランジスタが衝突電
離を起す可能性がある。この発明では、一方の入力装置
と並列に別のトランジスタを設ける。この追加したトラ
ンジスタ装置のゲートには一定のバイアス電圧を印加す
る。一定のバイアス電圧は、出力段に対する入力電圧の
変化範囲の中点より若干小さい。入力の正の振れの間、
追加したトランジスタ装置はオンのよ）で、回路の性能
に影響しない。然し、入力の電圧が一定のバイアス電圧
より低くなると、装置がターンオンして、電流源が要求
する全ての電流を通し、差動形入力装置をＡフのよ）に
する。この為、ドレイン・ソース電圧が、追加したトラ
ンジスタ装置の両端の許容し得る値にクランプされ、差
動ペアに於ける衝突電離の問題が解決される。
エンデツド形への変換器と利得段で構成された入力段と
、差動ペア及び電圧フォロアで構成された出力段との両
方を持っている。差動ペアの入力トランジスタが衝突電
離を起す可能性がある。この発明では、一方の入力装置
と並列に別のトランジスタを設ける。この追加したトラ
ンジスタ装置のゲートには一定のバイアス電圧を印加す
る。一定のバイアス電圧は、出力段に対する入力電圧の
変化範囲の中点より若干小さい。入力の正の振れの間、
追加したトランジスタ装置はオンのよ）で、回路の性能
に影響しない。然し、入力の電圧が一定のバイアス電圧
より低くなると、装置がターンオンして、電流源が要求
する全ての電流を通し、差動形入力装置をＡフのよ）に
する。この為、ドレイン・ソース電圧が、追加したトラ
ンジスタ装置の両端の許容し得る値にクランプされ、差
動ペアに於ける衝突電離の問題が解決される。
好ましい実施例の詳しい説明
第１Δ図及び第１Ｂ図について説明づると、図示の増幅
器は、１０キロＡ−ムの抵抗負荷に対し、利得１の形式
で、±３．１■の出力の変化を生ずる様になっている。
器は、１０キロＡ−ムの抵抗負荷に対し、利得１の形式
で、±３．１■の出力の変化を生ずる様になっている。
入力段は差動形からシングル・エンデツド形への変換器
と利４ｑ段とで構成され、それを−緒にしたものが、フ
ロントエンド又は最終的には増幅器全体に対して高い利
得（！Ｉｌｌ型的には約８５ｄｂ）を生ずる。出力節の
抵抗負荷による利得の低小から入力段を保護する為に、
両者の間に出力バッフ７が挿入される。
と利４ｑ段とで構成され、それを−緒にしたものが、フ
ロントエンド又は最終的には増幅器全体に対して高い利
得（！Ｉｌｌ型的には約８５ｄｂ）を生ずる。出力節の
抵抗負荷による利得の低小から入力段を保護する為に、
両者の間に出力バッフ７が挿入される。
第２図について説明すると、図示の出力段は、装置（１
０）、 （１２）、 （１４）、 （１６）、 （１８
）、 （２０）、 （２２）を含む差動ペアと、装置（
２４）及び（２６）を含む電圧フオ［１アとで構成され
ている。差動ペア（１４）、 （１６）が人力段からの
信号を受取る。装置（１０）及び（１２）が電流ミラー
を形成し、これが差動段の差動形からシングル・エンデ
ツド形への変換なする。１ｆｆｌ？（１８）を電流ミラ
ーとしで使うことにより、電流源が発生される。第３図
に示す様に、ｖｉ置（１８）はゲート・バイアスを通じ
て、バイアス発生器から受けとる電流の鏡像の電流を発
生し、１ｉｉｉ ｒ！１（２８）の寸法に対するその寸
法の比に基づいて、装置（１８）の倍率は定められる（
スケーリングされる）。装ａ （２０）を装置（１８）
と直列に使って、装置（２０）の両端のＶ、ｄｓを少な
くし、こうして入力の振れが大きい時に、装置ｅ！（２
０）に起る衝突電離を最小限に抑える（この方式は、こ
の出願と同日に出願された係属中の別途米国特許出願に
記載されている）。
０）、 （１２）、 （１４）、 （１６）、 （１８
）、 （２０）、 （２２）を含む差動ペアと、装置（
２４）及び（２６）を含む電圧フオ［１アとで構成され
ている。差動ペア（１４）、 （１６）が人力段からの
信号を受取る。装置（１０）及び（１２）が電流ミラー
を形成し、これが差動段の差動形からシングル・エンデ
ツド形への変換なする。１ｆｆｌ？（１８）を電流ミラ
ーとしで使うことにより、電流源が発生される。第３図
に示す様に、ｖｉ置（１８）はゲート・バイアスを通じ
て、バイアス発生器から受けとる電流の鏡像の電流を発
生し、１ｉｉｉ ｒ！１（２８）の寸法に対するその寸
法の比に基づいて、装置（１８）の倍率は定められる（
スケーリングされる）。装ａ （２０）を装置（１８）
と直列に使って、装置（２０）の両端のＶ、ｄｓを少な
くし、こうして入力の振れが大きい時に、装置ｅ！（２
０）に起る衝突電離を最小限に抑える（この方式は、こ
の出願と同日に出願された係属中の別途米国特許出願に
記載されている）。
入力に正の撮れがある間、差動ペア（１４）、 （１６
）が出力段を制御する。装置（２２）がターンオンし、
装置（１２）からの電流に対するミラー電流を発生し、
それにある倍率を加え、負荷に送出す。入力レベルが下
がるにつれて、作動ペア（１４）、 （１６）の役割が
それ程重要でなくなり、これに対（）で装置（２６）が
制御作用を引継ぎ、負荷から来る電流のシンクになる。
）が出力段を制御する。装置（２２）がターンオンし、
装置（１２）からの電流に対するミラー電流を発生し、
それにある倍率を加え、負荷に送出す。入力レベルが下
がるにつれて、作動ペア（１４）、 （１６）の役割が
それ程重要でなくなり、これに対（）で装置（２６）が
制御作用を引継ぎ、負荷から来る電流のシンクになる。
増幅器が全体として安定な状態にとずまる為には、出力
段の差動ペア（１４）、 （１６）自体が安定でなけれ
ばならないし、補償されなければならない。
段の差動ペア（１４）、 （１６）自体が安定でなけれ
ばならないし、補償されなければならない。
この補償が、高インピーダンス節へ及び出力節の間に直
列に配置されたキャパシタ（３０）及び抵抗（３２）に
よって行なわれる。
列に配置されたキャパシタ（３０）及び抵抗（３２）に
よって行なわれる。
出力段に対する入力電圧の擾れが小さくなると、差動ペ
ア（１４）、 （１６）の入力に印加されるゲート駆動
が一層小さくなる。然し、これらの２つの枝路を通る電
流が、末尾電流源、即ら装置（１８）及び（２０）がバ
イアスされた状態にとずまる為には必要である。この条
件を充たす為、装置（１４）及び（１６）のソースの電
圧がゲートに追従して、この電流に対する十分なりｇ、
を発生しなければならない。この状況により、入力装置
（１４）及び（１６）に対して高いＶｄｓが生ずる。前
に述べた様に、この結果として、衝突電離が起り、これ
らの装置を損傷する憤れがある。
ア（１４）、 （１６）の入力に印加されるゲート駆動
が一層小さくなる。然し、これらの２つの枝路を通る電
流が、末尾電流源、即ら装置（１８）及び（２０）がバ
イアスされた状態にとずまる為には必要である。この条
件を充たす為、装置（１４）及び（１６）のソースの電
圧がゲートに追従して、この電流に対する十分なりｇ、
を発生しなければならない。この状況により、入力装置
（１４）及び（１６）に対して高いＶｄｓが生ずる。前
に述べた様に、この結果として、衝突電離が起り、これ
らの装置を損傷する憤れがある。
この発明では、出力段の差動ペアに於ける衝突電離を解
決する為に、装置（１６）と並列に装置（３４）を追加
し、そのゲートに一定のバイアス電圧を印加する。この
バイアス電圧は、出力段の制御作用の切換えが、差動ペ
ア（１４）、 （１６）と電圧フォロア（２４）、 （
２６）の間で起る変化範囲の中点より若干低くなる様に
選ばれている。入力の正の振れの間、装置（３４）が副
フであり、回路の動作に対して何の影響もない。然し、
入力の電圧がこのバイアス電圧より低くなるや否や、装
置（３４）がターンＡンし、電流源が必要とする全ての
電流を通し、装置（１４）及び（１６）は完全にオフの
ま）にする。この時、Ｖｄｓは装置（３４）の両端の許
容し得る値にクランプされ、入力装置（１４）及び（１
６）の衝突電離の問題が・解決される。
決する為に、装置（１６）と並列に装置（３４）を追加
し、そのゲートに一定のバイアス電圧を印加する。この
バイアス電圧は、出力段の制御作用の切換えが、差動ペ
ア（１４）、 （１６）と電圧フォロア（２４）、 （
２６）の間で起る変化範囲の中点より若干低くなる様に
選ばれている。入力の正の振れの間、装置（３４）が副
フであり、回路の動作に対して何の影響もない。然し、
入力の電圧がこのバイアス電圧より低くなるや否や、装
置（３４）がターンＡンし、電流源が必要とする全ての
電流を通し、装置（１４）及び（１６）は完全にオフの
ま）にする。この時、Ｖｄｓは装置（３４）の両端の許
容し得る値にクランプされ、入力装置（１４）及び（１
６）の衝突電離の問題が・解決される。
装置（３４）のゲートに印加されるバイアス電圧８１Δ
Ｓ２が、第３図に示すバイアス回路によって発生される
。外部電流Ｔ をこのバイアス回ＩＡＳ 路に印加して、電流を供給する。Ｈ１（２８）、 （３
６）。
Ｓ２が、第３図に示すバイアス回路によって発生される
。外部電流Ｔ をこのバイアス回ＩＡＳ 路に印加して、電流を供給する。Ｈ１（２８）、 （３
６）。
（３８）、 （４０）は主に電流ミラーとして作用」ハ
回路内の種々の場所に対するバイアス線を設定する。
回路内の種々の場所に対するバイアス線を設定する。
装置（３４）のゲートのバイアス電圧Ｂ１．ＡＳ２が、
装置（４２）、 （４６）、 （４８）、 （５０）、
（５２）によって発生される。装置（４６）のゲート
をアースに結合して、節Ｂが常に大体閾値ｖ１だけアー
スより高くなる様に保証する。この結果、装置（４８）
は装置（４６）に比べて一層弱い装置になる様に設計さ
れていて、−・層大きな電流レベルを通さなければなら
ない為に、装置（４８）のゲートは常にアース（これが
変化範囲の中点である）より低い。
装置（４２）、 （４６）、 （４８）、 （５０）、
（５２）によって発生される。装置（４６）のゲート
をアースに結合して、節Ｂが常に大体閾値ｖ１だけアー
スより高くなる様に保証する。この結果、装置（４８）
は装置（４６）に比べて一層弱い装置になる様に設計さ
れていて、−・層大きな電流レベルを通さなければなら
ない為に、装置（４８）のゲートは常にアース（これが
変化範囲の中点である）より低い。
要約すれば、この発明の簡単な回路方式を使うことによ
り、入力段の差動ペアで起る衝突電離をなくすことが出
来る。この方式は、回路の性能に影響せずに１問題を解
決する。他方、それを実施することは、バイアス回路を
発生するのに極く僅かな装置しか必要としない為に、簡
単で］スト効果がある。
り、入力段の差動ペアで起る衝突電離をなくすことが出
来る。この方式は、回路の性能に影響せずに１問題を解
決する。他方、それを実施することは、バイアス回路を
発生するのに極く僅かな装置しか必要としない為に、簡
単で］スト効果がある。
この発明を実施する時、こ）で述べたこの発明の実施例
に種々の変更を加えることが出来ることを承知されたい
。特許請求の範囲にこの発明の範囲を限定してＪ３す、
この特許請求の範囲内の回路及びその均等物はこの発明
に属することを承知されたい。
に種々の変更を加えることが出来ることを承知されたい
。特許請求の範囲にこの発明の範囲を限定してＪ３す、
この特許請求の範囲内の回路及びその均等物はこの発明
に属することを承知されたい。
第１Ａ図は利得１の増幅器の簡単な回路図、第１Ｂ図は
第１Ａ図の増幅器の入力差動段及び出力段を示す簡単な
回路図、第２図はこの発明の出力段を示す回路図、第３
図はこの発明に従って一定のバイアス電圧を発生するバ
イアス回路の回路図である。
第１Ａ図の増幅器の入力差動段及び出力段を示す簡単な
回路図、第２図はこの発明の出力段を示す回路図、第３
図はこの発明に従って一定のバイアス電圧を発生するバ
イアス回路の回路図である。
Claims (4)
- （１）増幅器の出力段に使われる形式の差動ペアに於て
、該差動ペアの一方の入力トランジスタと並列に別のＭ
ＯＳトランジスタを配置し、該別のトランジスタのゲー
トには一定のバイアス電圧を印加して、差動ペアに於け
る衝突電離をなくした差動ペア。 - （２）特許請求の範囲第１項に記載した差動ペアに於て
、前記一定のバイアス電圧が出力段に対する入力電圧の
変化範囲の中点より若干小さく、入力電圧の正の振れの
間、前記別のトランジスタがオフになる様にした差動ペ
ア。 - （３）特許請求の範囲第１項に記載した差動ペアに於て
、前記一定のバイアス電圧が出力段に対する入力電圧の
変化範囲の中点より若干小さく、入力電圧が一定のバイ
アス電圧より小さい時、前記別のトランジスタがオンで
あつて、入力トランジスタがオフになる様にした差動ペ
ア。 - （４）差動形からシングル・エンデツド形への変換器と
、利得段と、差動ペアと、電圧フォロワとを有し、前記
差動ペアが第１及び第２のＭＯＳ入力トランジスタで構
成されていて、前記第２の入力トランジスタと並列の第
３のＭＯＳトランジスタを含み、該第３のトランジスタ
のゲートには一定のバイアス電圧を印加して、前記差動
ペアに於ける衝突電流をなくした増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/930,787 US4740760A (en) | 1986-11-14 | 1986-11-14 | Circuit technique for eliminating impact ionization in a differential pair used in an output stage |
| US930.787 | 1986-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131707A true JPS63131707A (ja) | 1988-06-03 |
Family
ID=25459769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273666A Pending JPS63131707A (ja) | 1986-11-14 | 1987-10-30 | 差動ペア |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4740760A (ja) |
| JP (1) | JPS63131707A (ja) |
| DE (1) | DE3736382A1 (ja) |
| GB (1) | GB2198004B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100508066B1 (ko) * | 2000-07-11 | 2005-08-17 | 주식회사 포스코 | 열간 압연기의 스크류 위치 측정기구 |
| US6977549B2 (en) | 2002-02-25 | 2005-12-20 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| JP2008172311A (ja) * | 2007-01-09 | 2008-07-24 | Oki Electric Ind Co Ltd | ピークホールド回路とこれを用いた信号強度検出回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2611330B1 (fr) * | 1987-02-24 | 1989-05-05 | Thomson Semiconducteurs | Amplificateur de lecture pour memoire |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460874A (en) * | 1981-08-14 | 1984-07-17 | American Microsystems, Incorporated | Three-terminal operational amplifier/comparator with offset compensation |
| JPS6096906A (ja) * | 1983-10-31 | 1985-05-30 | Nec Corp | ＧａＡｓ ＦＥＴ回路 |
-
1986
- 1986-11-14 US US06/930,787 patent/US4740760A/en not_active Expired - Lifetime
-
1987
- 1987-10-27 DE DE19873736382 patent/DE3736382A1/de not_active Ceased
- 1987-10-30 JP JP62273666A patent/JPS63131707A/ja active Pending
- 1987-11-10 GB GB8726330A patent/GB2198004B/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100508066B1 (ko) * | 2000-07-11 | 2005-08-17 | 주식회사 포스코 | 열간 압연기의 스크류 위치 측정기구 |
| US6977549B2 (en) | 2002-02-25 | 2005-12-20 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| US7135921B2 (en) | 2002-02-25 | 2006-11-14 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| EP1998438A1 (en) | 2002-02-25 | 2008-12-03 | NEC Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| JP2008172311A (ja) * | 2007-01-09 | 2008-07-24 | Oki Electric Ind Co Ltd | ピークホールド回路とこれを用いた信号強度検出回路 |
| JP4528790B2 (ja) * | 2007-01-09 | 2010-08-18 | Ｏｋｉセミコンダクタ株式会社 | 信号強度検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3736382A1 (de) | 1988-05-19 |
| GB2198004A (en) | 1988-06-02 |
| GB2198004B (en) | 1991-01-02 |
| US4740760A (en) | 1988-04-26 |
| GB8726330D0 (en) | 1987-12-16 |
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