JPS63128657A - 混成集積回路 - Google Patents

混成集積回路

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JPS63128657A
JPS63128657A JP61274642A JP27464286A JPS63128657A JP S63128657 A JPS63128657 A JP S63128657A JP 61274642 A JP61274642 A JP 61274642A JP 27464286 A JP27464286 A JP 27464286A JP S63128657 A JPS63128657 A JP S63128657A
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current
detection resistor
resistor
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temperature
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JP61274642A
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Hisashi Shimizu
清水 永
Katsumi Okawa
克実 大川
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
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    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

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  • Parts Printed On Printed Circuit Boards (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は混成集積回路に関し、特に低抵抗値、TCR(
抵抗温度係数)大の検出抵抗を用いて電流検出を行う混
成集積回路の改良に関する。
(ロ)従来の技術 従来、電流検出を行う手段の1としてブリッジ回路があ
る。この電流検出用のブリッジ回路は周知の如く、ブリ
ッジの平衡条件を利用して電流検出を行うものであり、
その回路について簡単に説明すると(第9図参照)、電
流検出用の抵抗R,(21)にある電流■、が流れてい
るとする。この電流■、の最大値が抵抗Re(21)に
流れたときにブリッジが平衡となる様に各抵抗R+(2
2) 、 R*(23) 、 R1(25) 、 R、
(24)を設定する。このブリッジ回路の抵抗Re(2
1)に電流I0の最大値以下の電流が流れたとするとコ
ンパレータ(26)からr L 、レベルの信号が出力
され、抵抗R6(21)に電流1.の最大値以上の電流
が流れたとするとコンパレータ(26)への入力の電圧
が逆転しr H、レベルの信号が出力きれ電流1.を遮
断し回路を保護する。
この様なブリッジ回路は特開昭53−97470号公報
に記載されている。
上述のブリッジ回路を厚膜ICに用いた場合、電流I、
を検出する抵抗Rsの抵抗体にNiメッキが主として用
いられた。しかしながら、Niメッキは溶断電流が小さ
いので小さい電流の検出は行えるが大電流の検出を行う
際には溶断電流を大とするために抵抗体面積を大きくす
るかあるいは厚みを厚くしなければならないので、基板
実装面積の縮小、メッキ処理時間が長くなるという問題
があり、例えば40Aという大電流を検出するのは略不
可能とされていた。
新出の問題を解消するために電流検出抵抗R1の抵抗体
溶断′¥を流の大きい銅箔あるいはAgペーストを用い
ることにより解消することができる。
(ハ)発明が解決しようとする問題点 溶断電流の大きいAgペーストあるいは銅箔を用いるこ
とで大電流を検出することは可能である。
確かに銅箔の比抵抗が0,5mΩ、Agペーストの比抵
抗37mΩと小さいので大電流を流すことができる。し
かしながら、Agペーストはペースト材にAgの粉末を
混入しスクリーン印刷等により形成するために抵抗面積
が大きくなる問題点があり、更にプリント基板上に銅箔
を形成し大電流を流すと発熱により、プリント基板が変
形する問題点があった。また銅箔及びAgペーストはT
CR(抵抗温度係数)が3800±200 ppm及び
2150±150 ppmと非常に高いので温度の変化
に対して抵抗のバラツキが大きく大W、流を正確に検出
することが行えない問題点があった。
(ニ)問題点を解決するための手段 本発明は上述した問題点に鑑みて成きれたものであり、
第1図に示す如く、金属基板(1)上に形成された絶縁
薄層(5)上に導M、!−(2’)を形成し、その導電
路(2)上に固着されたパワー半導体素子(3)の近傍
の導電路(2)の一部を電流検出用の検出抵抗(4)と
して用い、検出抵抗(4)の温度変化に対する抵抗のバ
ラツキを補正する補正回路(12)を設けて解決する。
(ホ)作用 本発明に依れば、金属基板(1)上の絶縁薄層(5)上
に形成された導電路(2)の一部分を電流検出用の検出
抵抗(4)として用いるので大電流を流すことができ、
検出抵抗(4)が大電流により発熱したとしても十分な
放熱が行えると共に基板(1)の変形を防止することが
できる。
また補正回路(12)を設けることにより、温度変化に
関係なく一定した大電流を検出することができる。
(へ)実施例 以下に第1図乃至第4図に基づいて本発明の詳細な説明
する。
第1図及び第2図に示す如く、本発明の混成集積回路は
金属基板(1)と、金属基板(1)上に形成された絶縁
薄Jl(5)と、絶縁薄層(5)上に形成された導電路
(2)と、導電路(2〉上に固着されたパワー半導体素
子(3)と、パワー半導体素子(3)の近傍に形成され
た導電路(2)の一部分を用いた検出抵抗(4)と、検
出抵抗(4)の温度変化に対する抵抗のバラツキを補正
する補正回路(12)とから構成される。
金属基板(1)はアルミニウム基板が用いられ、その表
面は陽極酸化により酸化アルミニウム膜が形成される。
酸化アルミニウム膜が形成された金属基板(1)の−主
面にはエポキシ樹脂あるいはポリイミド樹脂等樹脂で絶
縁薄層(5)が形成される。ここでは酸化アルミニウム
膜を形成したが金属基板(1)上に直接ポリイミド等の
絶縁薄層(5)を形成することも可能である。
導電路(2)は金属基板(1)上の絶縁薄層(5)を介
して厚さ35μの銅箔が貼着され、ブリッジ回路を組む
様な所定のパターンにエツチング形成された後、ボンデ
ィングを行う部分にNiメッキが施される。
導電路(2)上にはパワー半導体素子(3)や他の回路
素子例えばチップ抵抗、チップコンデンサー、モノリシ
ックIC等が固着形成され、補正回路(12)を構成す
る導電路(2)上には抵抗R1(6)、R。
(7) 、 R3(8) 、 R4(9) 、ダイオー
ド(10)及び集積IC(コンパレータ) (11)が
固着形成される。抵抗R+、R1,Rs、R4は抵抗ペ
ーストのスクリーン印刷で形成きれ、ダイ才−ドク10
)はチップ部品が用いられ、補正回路(12)を構成す
る如く、近傍の導電路(2)上に超音波ボンディング等
でボンディング接続される。
本発明の補正回路(12)は第3図に示す如く、ブリッ
ジ回路であり、その構成を具体的に説明すると、検出抵
抗Re(4)と、検出抵抗R,(4)と直列に接続され
た第3の抵抗Rs(8)と、第1の抵抗RI(6)と、
第2の抵抗R1(7)と、第2の抵抗R1(7)と直列
に接続されたダイオードD (10)と、第4の抵抗R
4(9)と、第1及び第2の抵抗R+(s) 、 Ro
〈7)の接続点と第3及び第4の抵抗R,(8)、R。
(9)の接続点とに接続きれたコンパレータ(11)と
から構成され、コンパレータから「L」レベルの信号が
出力されたとき、パワー半導体素子(3)に検出抵抗R
@(4)を介して流れる大電流を遮断制御する制御回路
が構成きれる。
第4図は制御回路を示す等価回路図であり、抵抗R0は
ブリッジ回路に設けられた1流検出用の検出抵抗Re(
4)である。今、コンパレーク(11)から「L」レベ
ルの信号が出力きれたとすると、トランジスタTry(
16)及びTrm(17)がオンし、トランジスタT 
r s (1B >のベースに入力される信号がトラン
ジスタTI”*(17)のコレクタにバイパスされ、ト
ランジスタTrs(1g)はオフする。トランジスタT
rn(18)がオフすることにより、トランジスタTr
m(19)がオフし大電流が遮断されパワー半導体素子
(3)が保護される。
ここで第5図は金属基板(アルミニウム)とプリント基
板上に導体を形成した際の導体幅と溶断IEnとの関係
を表わす特性図であり、今、厚さ35μ、導体幅lll
l11のときの溶断電流について見てみると金属基板的
47Aに対しプリント基板的12Aである。プリント基
板は放熱性が悪く30A以上の大電流を流す導体を形成
するには厚みと幅を大きく形成しなければならずたとえ
形成したとしても大電流を流すことによりその熱によっ
て基板が変形する。それに対して本発明は放熱良好な金
属基板(1)上に導電路(2)を形成し、その導電路(
2)の一部分を検出抵[Ro(4)に用いるため約4O
Aの大電流を流し発熱したとしても即座に熱が放出され
る。
本発明は第1図に示す如く、金属基板(1)上にパワー
半導体素子(3)、検出抵抗R,(4)及びダイオード
(10〉が形成されるので検出抵抗R,(4)とダイオ
ード(10)との基板温度が同じになり、上記で述べた
補正回路(12)を構成することができ、検出抵抗R@
(4)の温度変化に対する抵抗のバラツキを補正するこ
とができる。
即ち、本発明の、特徴は補正回路(12)であり、電流
検出を行うブリッジ回路の抵抗Rn(7)と直列にダイ
オード(10)を接続し検出抵抗R,(4)の温度変化
に対する抵抗のバラツキを補正するものである。
以下に補正回路(ブリッジ回路)のダイオードによる温
度補正法の動作原理を説明する。
第2図においてツェナーダイオードでツェナー電圧v2
を一定にする(このときOvはツェナー電圧v2のアノ
ード側)。電流I0が検出抵抗R0に流れているときの
ブリッジ回路の中点電圧VllV!は以下の式で与えら
れる。
上記(2)式は電流!。の依存性があり、電流1.が大
のとき中点電圧V、は低い電圧となる。電流I。
が小さいときの中点電圧V I、 V !はV、<V、
となり、電流1.が大となりI @<MAx)に到達し
たとき中点電圧V r 、 V tはV I= V *
と等しくなり、このときフンパレータの出力は反転し電
流I0が遮断される。
検出抵抗R0の温度変化は第6図の如く、温度25℃の
とき抵抗値はr、。であり、これを式で表わすと下記の
如く与えられる。
R,=r、、(t+a(’r−zs>)     −−
−−−−・−(3)ここでroeは25℃のCuパター
ン抵抗値、αはCuのTCRである。上記(3)を(2
)式に代入するとV。
の温度変化が下記の如く与えられる。
・・・・・・(4) ダイオードの温度変化は第7図の如く、温度25℃のと
き電圧■。はVDIIであり、これを式で表わすと下記
の如く与えられる。
V o ” V o e−β(T −25>     
  ・−・−・−(5)ここでβはP−N接合V、の温
度変化量であり1つあたり約−2mV/”Cである。上
記(5)式を(1)に代入するとvIの温度変化が下記
の如く与えられる。
温度25°CではI o” I 0(IJAX)におけ
る中点電圧v、、V、はV、=Vxと等シイノテ、中点
電圧v、。
■、の温度変化量が等しければ温度が変化してもI o
”’ I @(MAX)における中点電圧V l= V
 t ハ成立する。
先ず(4)式を温度Tで微分すると 次にり6)式を温度Tで微分すると また、温度25°Cにおける中点電圧V + = V 
tを表わすと下記の如く与えられる。
抗比で並べかえると下記の如く2元連立方程式が与えら
れる。         − 上記(11)(12)式の方程式を解くと下記の如く与
えられる。
となる。(13)(14)式は初期定数であるからRA
 +R1も定数でただひとつ決まることになる。
例えば、第3図の補正回路の検出抵抗R,−10mΩ、
最大検出電流工。(MAX)−4OAで設定した場合、
検出抵抗R0による電圧信号は0.4Vとなり、検出抵
抗R0のTCRが4oooppmで1100de変化す
ると、0.16Vの電圧が増加する。一方、ダイオード
の電圧V、の変化値は通常−2mV/℃であるから、1
00 deg変化すると0.2■の電圧が減少する。
検出抵抗とダイオードの温度に対する変化量を互に抵抗
分割することで同一変化量のレベルに変換することがで
きる。
従って中点電圧V + = V *は温度変化に関係な
く常に等しくなり、第8図の如く、温度変化に関係する
ことなく一定した電流を検出することができる。
(ト)発明の効果 以上に詳述した如く本発明に依れば金属基板に形成され
た導電路の一部分を電流検出抵抗として用いることによ
り、大電流の検出を行うことができる。また補正回路を
備えることにより、抵抗温度係数の大きい銅箔を温度変
化に関係することなく一定した大電流を検出することが
できる。またパワー半導体素子に流れる大電流を直接検
出することができパワー半導体素子の破壊を防止するこ
とができる。
更に本発明は大電流を流したとしても金属基板によって
十分熱が放熱され基板の変形は全く生じ無い。
【図面の簡単な説明】
第1図は本発明の実施例を示す平面図、第2図は第1図
のI−■断面図、第3図は本実施例に用いる補正回路を
示す回路図、第4図は本発明に用いられる制御回路を示
す回路図、第5図は導体幅と溶断電流に関する特性図、
第6図は抵抗の温度特性図、第7図は電圧の温度特性図
、第8図は本発明によって補正された検出電流の温度特
性図、第9図は従来のブリッジ回路を示す回路図である
。 (1)・・・金属基板、 (2)・・・導電路、 (3
)・・・パワー半導体素子、 (4)・・・検出抵抗、
 (5)・・・絶縁薄層、 (6)(7)(8)(9)
・・・第1、第2、第3、第4の抵抗、(10)・・・
ダイオード、(11)・・・コンパレータ、  (12
)・・・補正回路、 (16)(17)(18)(19
)・・・トランジスタ。 出願人 三洋電機株式会社外1名 代理人 弁理士 西野卓嗣 外1名 第2図 第5図 講 1j;!イ#?&(mm) 第6図 依 第7図

Claims (1)

    【特許請求の範囲】
  1. (1)良熱伝導性の金属基板と、前記金属基板上に設け
    られた絶縁薄層と、前記絶縁薄層上に銅箔より形成され
    た所望形状の導電路と、前記導電路上に固着され負荷へ
    の電源の供給を制御するためのパワー半導体素子と、前
    記導電路のうち前記パワー半導体素子の近傍に延在され
    た前記導電路の一部を用いて形成した低抵抗値の検出抵
    抗と、前記検出抵抗のもつ抵抗温度係数を補正する補正
    回路とを備えたことを特徴とする混成集積回路。
JP61274642A 1986-11-18 1986-11-18 混成集積回路 Expired - Lifetime JPH0752765B2 (ja)

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JPH0752765B2 JPH0752765B2 (ja) 1995-06-05

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5574166A (en) * 1978-11-27 1980-06-04 Mitsubishi Electric Corp Semiconductor device
JPS5875306A (ja) * 1981-10-29 1983-05-07 Nec Corp 集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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