JPS63127316A - マイクロコンピユ−タシステムのリセツト方法 - Google Patents
マイクロコンピユ−タシステムのリセツト方法Info
- Publication number
- JPS63127316A JPS63127316A JP61273441A JP27344186A JPS63127316A JP S63127316 A JPS63127316 A JP S63127316A JP 61273441 A JP61273441 A JP 61273441A JP 27344186 A JP27344186 A JP 27344186A JP S63127316 A JPS63127316 A JP S63127316A
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- Japan
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- interrupt
- reset
- reset signal
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Links
- 238000000034 method Methods 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はマイクロコンピュータシステムを、このシステ
ム外からの入力信号（リセ・ノド信号）によりリセット
する方法に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
ム外からの入力信号（リセ・ノド信号）によりリセット
する方法に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
第３図はこの種のマイクロコンピュータシステの従来の
リセット方法を説明するためのブロック回路図である。 同図において１はこのシステムの主要部となるＣＰＵ、
２および３はこのシステム内において、ＣＰＵＩの制御
対象となるＬＳＩおよびＩＣである。 このシステムをリセットするには、このシステム外から
の外部リセット信号Ｒ３Ｔ１をＣＰＵＩのリセット出力
ポートＲＳＴｉｎに入力し、これによってＣＰＵ１のリ
セット出力ポートＲ３Ｔ。 ｕｔから出力されるリセット出力信号Ｒ３Ｔ２を各ＬＳ
Ｉ２．ＩＣ３等ヘリセット入力信号として与えるという
方法が取られていた。
リセット方法を説明するためのブロック回路図である。 同図において１はこのシステムの主要部となるＣＰＵ、
２および３はこのシステム内において、ＣＰＵＩの制御
対象となるＬＳＩおよびＩＣである。 このシステムをリセットするには、このシステム外から
の外部リセット信号Ｒ３Ｔ１をＣＰＵＩのリセット出力
ポートＲＳＴｉｎに入力し、これによってＣＰＵ１のリ
セット出力ポートＲ３Ｔ。 ｕｔから出力されるリセット出力信号Ｒ３Ｔ２を各ＬＳ
Ｉ２．ＩＣ３等ヘリセット入力信号として与えるという
方法が取られていた。
【発明が解決しようとしている問題点】しかしながら、
このような従来のリセット方法では、外部リセット信号
Ｒ３Ｔｌが非同期にＣＰＵｌに入力され、この入力時点
でＣＰＵＩがその制御動作の状態とは無関係に非同期に
ハードリセットされるため、ＣＰＵＩはこの時点でそれ
までの処理を直ちに中断すると共に以後システムの制御
能力を失ってしまい、ＣＰＵ １の再起動の際に前記の
非同期リセットが原因でシステムの故障を引き起こす可
能性があった。 本発明の目的は、マイクロコンピュータシステムの新た
なリセット方法を提供することにより、前記のようなシ
ステムリセット時の故障を惹起しないようにすることに
ある。
このような従来のリセット方法では、外部リセット信号
Ｒ３Ｔｌが非同期にＣＰＵｌに入力され、この入力時点
でＣＰＵＩがその制御動作の状態とは無関係に非同期に
ハードリセットされるため、ＣＰＵＩはこの時点でそれ
までの処理を直ちに中断すると共に以後システムの制御
能力を失ってしまい、ＣＰＵ １の再起動の際に前記の
非同期リセットが原因でシステムの故障を引き起こす可
能性があった。 本発明の目的は、マイクロコンピュータシステムの新た
なリセット方法を提供することにより、前記のようなシ
ステムリセット時の故障を惹起しないようにすることに
ある。
上記問題点を解決するために本発明によれば、ｒｃＰＵ
（１など）を含むシステムをリセットする方法におい
て、前記システム外からの第１のリセット信号（外部リ
セット信号Ｒ３Ｔｌなど）を前記ＣＰＵ （の割込ボー
トＩＮＴなど）へ外部割込信号として与え、。 該割込信号に基づいて前記ｃｐｕが実行する割込処理に
よって、前記ＣＰＵが管理する（ＬＳＩ２、ＩＣ３など
の）各種の制御動作を中断させると共に、この中断のの
ち、前記システム内のリセット信号発生手段（出力ポー
ト５など）に第２のリセット信号（ＣＰＵリセット信号
Ｒ３Ｔ３など）を発生させ、 該第２のリセット信号を前記ＣＰ ＋、＋ （のリセッ
ト入力端子Ｒ３Ｔｉｎなど）ヘリセット信号として与え
るように」する。
（１など）を含むシステムをリセットする方法におい
て、前記システム外からの第１のリセット信号（外部リ
セット信号Ｒ３Ｔｌなど）を前記ＣＰＵ （の割込ボー
トＩＮＴなど）へ外部割込信号として与え、。 該割込信号に基づいて前記ｃｐｕが実行する割込処理に
よって、前記ＣＰＵが管理する（ＬＳＩ２、ＩＣ３など
の）各種の制御動作を中断させると共に、この中断のの
ち、前記システム内のリセット信号発生手段（出力ポー
ト５など）に第２のリセット信号（ＣＰＵリセット信号
Ｒ３Ｔ３など）を発生させ、 該第２のリセット信号を前記ＣＰ ＋、＋ （のリセッ
ト入力端子Ｒ３Ｔｉｎなど）ヘリセット信号として与え
るように」する。
システム外からの第１リセツト信号はＣＰＵへ外部割込
信号として与えられるので、ＣＰＵは直ちににはりセン
トされず、この外部割込信号に対して予め定められた割
込処理を実行する。この割込処理でＣＰＵは再起動時に
故障を生じない様な最小限の処理を行ってその制御動作
を中断し、さらにシステム内の出力ポートから第２のリ
セット信号を出力させる。この第２のリセット信号によ
ってＣＰＵは直ちにリセットせしめられ、制御不能状態
となるが、前記の割込処理が事前に行われているのでＣ
ＰＵの再起動時の故障は避けられることになる。
信号として与えられるので、ＣＰＵは直ちににはりセン
トされず、この外部割込信号に対して予め定められた割
込処理を実行する。この割込処理でＣＰＵは再起動時に
故障を生じない様な最小限の処理を行ってその制御動作
を中断し、さらにシステム内の出力ポートから第２のリ
セット信号を出力させる。この第２のリセット信号によ
ってＣＰＵは直ちにリセットせしめられ、制御不能状態
となるが、前記の割込処理が事前に行われているのでＣ
ＰＵの再起動時の故障は避けられることになる。
以下第１図および第２図に基づいて本発明の詳細な説明
する。この各図はそれぞれ本発明の異なる実施例として
のブロック回路図である。 第１図において、外部リセット信号Ｒ３ＴｌはＣＰＵＩ
の割込ポー）ＴＮＴへ人力される。ｃｐＵｌはこの割込
みを受付けると割込処理ルーチンを実行する。このルー
チンではＣＰＵＩは、この例の場合、出力ポート５を介
しＬＳＩ２．ＩＣ３等へ制御を中断するためのコマンド
を送出して、ＣＰＵＩの再起動時に故障を惹起しないよ
うな最小限の動作を行わせたのち、最後に出力ポート５
にＣＰＵ １自身へのＣＰＵリセット信号Ｒ３Ｔ３を出
力させる。ＣＰＵＩはこの信号Ｒ３Ｔ３を受は取り従来
通りのリセット出力信号Ｒ３Ｔ２を出力し、ＬＳＩ２．
ＩＣ３等へ与える。 第２図は本発明め別な実施例を示すものである。 同図ではＣＰＵ １がハードディスクコントローラ（Ｈ
ＤＣとも略記する）１１を介し、ハードディスクドライ
ブ（ＨＤＤとも略記する）１２を制御する例を示してい
る。 ＨＤＤＩ２の制御回路は近年ＨＤＣＩＩを用いることに
より容易に実現が可能である。ＨＤＣＩＩはリセット入
力端子Ｒ３Ｔ ｉ ｎを有し、この端子へのりセソＩ・
入力により非同期に処理の中断を行なうことが可能とな
っている。しかし、ＨＤＤ１２へのデータの書込中など
にこのリセット人力があると、ＨＤＤ１２内のデータを
壊してしまうという事態が起こる。このような危険性を
回避するために、この発明は有効である。 即ちＣＰＵＩは外部のりセットスイッチ０１からの外部
リセット信号Ｒ３Ｔｌを割込ボートＩＮＴへＮＭＩ（ノ
ンマスカブルインクラブドつまりいかなる場合でもマス
クされず有効となる割込信号）として受は取る。このＮ
ＭＩルーチンではＣＰＵＩはＨＤＣＩＩに対しバスＡＤ
Ｂを介し状態読込みのコマンドを与える。このコマンド
によりＣＰＵＩはＨＤＣＩＩが現在ＨＤＤＩ２に対して
処理を実行中であるかどうかを検知することができる。 該処理の実行中であればその終了まで待ち、処理が終了
した時点で出力ボート５．ＯＲゲート６を介し、ＨＤＣ
ＩＩに対しリセット信号を出力する。 またＨＤＣＩＩがリセットコマンドを有しておれば、バ
スＡＤＢを介しＨＤＣＩＩへそのコマンドを送出しても
同等である。さらにＣＰＵＩは出力ポート５を介し自分
自身をリセットするためのＣＰＵリセット信号Ｒ３Ｔ３
を出力させ、自分自身をハードリセットし、処理を終了
する。
する。この各図はそれぞれ本発明の異なる実施例として
のブロック回路図である。 第１図において、外部リセット信号Ｒ３ＴｌはＣＰＵＩ
の割込ポー）ＴＮＴへ人力される。ｃｐＵｌはこの割込
みを受付けると割込処理ルーチンを実行する。このルー
チンではＣＰＵＩは、この例の場合、出力ポート５を介
しＬＳＩ２．ＩＣ３等へ制御を中断するためのコマンド
を送出して、ＣＰＵＩの再起動時に故障を惹起しないよ
うな最小限の動作を行わせたのち、最後に出力ポート５
にＣＰＵ １自身へのＣＰＵリセット信号Ｒ３Ｔ３を出
力させる。ＣＰＵＩはこの信号Ｒ３Ｔ３を受は取り従来
通りのリセット出力信号Ｒ３Ｔ２を出力し、ＬＳＩ２．
ＩＣ３等へ与える。 第２図は本発明め別な実施例を示すものである。 同図ではＣＰＵ １がハードディスクコントローラ（Ｈ
ＤＣとも略記する）１１を介し、ハードディスクドライ
ブ（ＨＤＤとも略記する）１２を制御する例を示してい
る。 ＨＤＤＩ２の制御回路は近年ＨＤＣＩＩを用いることに
より容易に実現が可能である。ＨＤＣＩＩはリセット入
力端子Ｒ３Ｔ ｉ ｎを有し、この端子へのりセソＩ・
入力により非同期に処理の中断を行なうことが可能とな
っている。しかし、ＨＤＤ１２へのデータの書込中など
にこのリセット人力があると、ＨＤＤ１２内のデータを
壊してしまうという事態が起こる。このような危険性を
回避するために、この発明は有効である。 即ちＣＰＵＩは外部のりセットスイッチ０１からの外部
リセット信号Ｒ３Ｔｌを割込ボートＩＮＴへＮＭＩ（ノ
ンマスカブルインクラブドつまりいかなる場合でもマス
クされず有効となる割込信号）として受は取る。このＮ
ＭＩルーチンではＣＰＵＩはＨＤＣＩＩに対しバスＡＤ
Ｂを介し状態読込みのコマンドを与える。このコマンド
によりＣＰＵＩはＨＤＣＩＩが現在ＨＤＤＩ２に対して
処理を実行中であるかどうかを検知することができる。 該処理の実行中であればその終了まで待ち、処理が終了
した時点で出力ボート５．ＯＲゲート６を介し、ＨＤＣ
ＩＩに対しリセット信号を出力する。 またＨＤＣＩＩがリセットコマンドを有しておれば、バ
スＡＤＢを介しＨＤＣＩＩへそのコマンドを送出しても
同等である。さらにＣＰＵＩは出力ポート５を介し自分
自身をリセットするためのＣＰＵリセット信号Ｒ３Ｔ３
を出力させ、自分自身をハードリセットし、処理を終了
する。
この発明によれば外部リセット信号をＣＰＵへ割込信号
として与え、この割込信号に基づ＜ｃｐＵの割込処理に
よって、システム再起動時にも問題を惹起しないように
最小限の処理を行ったのち、システム内のりセット信号
発生手段にこのＣＰＵ自身へのリセット信号を発生させ
てシステムをリセットすることとしたので、外部リセッ
ト信号によるＣＰＵの処理の中断をＣＰＵ自身が制御で
きるので、対象とする制御１例えば本実施例に示すハー
ドディスク制御や、他の例としては伝送制御等に応じ、
ｃｐｕ再起動時に故障を生じないような中断処理を行な
うことが可能となる。
として与え、この割込信号に基づ＜ｃｐＵの割込処理に
よって、システム再起動時にも問題を惹起しないように
最小限の処理を行ったのち、システム内のりセット信号
発生手段にこのＣＰＵ自身へのリセット信号を発生させ
てシステムをリセットすることとしたので、外部リセッ
ト信号によるＣＰＵの処理の中断をＣＰＵ自身が制御で
きるので、対象とする制御１例えば本実施例に示すハー
ドディスク制御や、他の例としては伝送制御等に応じ、
ｃｐｕ再起動時に故障を生じないような中断処理を行な
うことが可能となる。
第１図および第２図はそれぞれ本発明の異なる実施例と
しての構成を示すブロック回路図、第３図は第１図に対
応する従来のブロック回路図である。 ０１：リセットスイッチ、Ｒ８Ｔ１：外部リセット信号
、１：ＣＰＵ、２：ＬＳＩ、３：ＩＣ。 ５：出力ポート、６：ＯＲゲート、１１ニハードデイス
クコントローラ （ＨＤＣ）、１２ニハードデイスクド
ライブ（ＨＤＤ） 、Ｒ３Ｔ２ ：リセット出力信号、
Ｒ３Ｔ３ ： ＣＰＵリセット信号。
しての構成を示すブロック回路図、第３図は第１図に対
応する従来のブロック回路図である。 ０１：リセットスイッチ、Ｒ８Ｔ１：外部リセット信号
、１：ＣＰＵ、２：ＬＳＩ、３：ＩＣ。 ５：出力ポート、６：ＯＲゲート、１１ニハードデイス
クコントローラ （ＨＤＣ）、１２ニハードデイスクド
ライブ（ＨＤＤ） 、Ｒ３Ｔ２ ：リセット出力信号、
Ｒ３Ｔ３ ： ＣＰＵリセット信号。
Claims (1)
- 【特許請求の範囲】 １）ＣＰＵを含むシステムをリセットする方法において
、 前記システム外からの第１のリセット信号を前記ＣＰＵ
へ外部割込信号として与え、 該割込信号に基づいて前記ＣＰＵが実行する割込処理に
よって、前記ＣＰＵが管理する各種の制御動作を中断さ
せると共に、この中断ののち前記システム内のリセット
信号発生手段に第２のリセット信号を発生させ、 該第２のリセット信号を前記ＣＰＵへリセット信号とし
て与えるようにしたことを特徴とするマイクロコンピュ
ータシステムのリセット方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61273441A JPS63127316A (ja) | 1986-11-17 | 1986-11-17 | マイクロコンピユ−タシステムのリセツト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61273441A JPS63127316A (ja) | 1986-11-17 | 1986-11-17 | マイクロコンピユ−タシステムのリセツト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127316A true JPS63127316A (ja) | 1988-05-31 |
Family
ID=17527954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61273441A Pending JPS63127316A (ja) | 1986-11-17 | 1986-11-17 | マイクロコンピユ−タシステムのリセツト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127316A (ja) |
-
1986
- 1986-11-17 JP JP61273441A patent/JPS63127316A/ja active Pending
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