JPS63123226A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPS63123226A JPS63123226A JP61269401A JP26940186A JPS63123226A JP S63123226 A JPS63123226 A JP S63123226A JP 61269401 A JP61269401 A JP 61269401A JP 26940186 A JP26940186 A JP 26940186A JP S63123226 A JPS63123226 A JP S63123226A
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- controlled oscillator
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- 230000010355 oscillation Effects 0.000 claims abstract description 41
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000009412 basement excavation Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばディジタル信号処理を行なうテレビジ
ョン受像機の同期信号作成用に使用して好適なフェーズ
ロックドループ回路（以下ＰＬＬ回路と称す）に関する
。
ョン受像機の同期信号作成用に使用して好適なフェーズ
ロックドループ回路（以下ＰＬＬ回路と称す）に関する
。
本発明は、例えばディジタル信号処理を行なうテレビジ
ョン受像機の同期信号作成用に使用して好適なＰＬＬ回
路において、複数の電圧制御発振器と、この複数の電圧
制御発振器の出力信号を切換えるスイッチと、このスイ
ッチの切換を制御する切換制御手段とを有し、切換制御
手段として、電圧制御発振器の発振を制御する制御信号
の振動回数をカウントし、このカウント値が予め設定し
た値になる毎に切換信号を出力することにより、ノイズ
の少ない良好な出力信号特性で広い周波数範囲に亘って
ロックするようにしたものである。
ョン受像機の同期信号作成用に使用して好適なＰＬＬ回
路において、複数の電圧制御発振器と、この複数の電圧
制御発振器の出力信号を切換えるスイッチと、このスイ
ッチの切換を制御する切換制御手段とを有し、切換制御
手段として、電圧制御発振器の発振を制御する制御信号
の振動回数をカウントし、このカウント値が予め設定し
た値になる毎に切換信号を出力することにより、ノイズ
の少ない良好な出力信号特性で広い周波数範囲に亘って
ロックするようにしたものである。
（従来の技術）
従来、テレビジョン受像機等に使用するＰＬＬ回路は人
力信号に対してロック可能な周波数範囲であるロックイ
ンレンジが狭かった。この種のＰＬＬ回路は、例えば第
５図に示す如く構成されていた。この！ｆＳｓ図におい
て＜１）は基準信号入力端子を示し、この基準信号入力
端子（１）に得られる周波数信号を位相比較器（２）の
一方の比較信号入力端子に供給し、この位相比較器（２
）の他方の比較信号入力端子にＬｌられる信号との位相
差信号をループフイ／ｌ／ 夕（３）に供給し、このル
ープフィルタ（３）で位相差信号を直流化して出力し、
このループフィルタ（３）が出力する直流電圧信号を電
圧制御発振器（４）に供給する・そして、この電圧制御
発振器（４）は、供給される直流信号の電圧値に応じた
周波数信号を発振し、この発振信号を分周器（５）及び
出力端子（６）に供給する。そして、この分周器（５）
で発振信号を所定分の１に分周して位相比較器（２）の
他方の比較信号入力端子に供給する。
力信号に対してロック可能な周波数範囲であるロックイ
ンレンジが狭かった。この種のＰＬＬ回路は、例えば第
５図に示す如く構成されていた。この！ｆＳｓ図におい
て＜１）は基準信号入力端子を示し、この基準信号入力
端子（１）に得られる周波数信号を位相比較器（２）の
一方の比較信号入力端子に供給し、この位相比較器（２
）の他方の比較信号入力端子にＬｌられる信号との位相
差信号をループフイ／ｌ／ 夕（３）に供給し、このル
ープフィルタ（３）で位相差信号を直流化して出力し、
このループフィルタ（３）が出力する直流電圧信号を電
圧制御発振器（４）に供給する・そして、この電圧制御
発振器（４）は、供給される直流信号の電圧値に応じた
周波数信号を発振し、この発振信号を分周器（５）及び
出力端子（６）に供給する。そして、この分周器（５）
で発振信号を所定分の１に分周して位相比較器（２）の
他方の比較信号入力端子に供給する。
このようにしてＰ Ｌ Ｌ回路を構成することで、入力
端子（１）に得られる基準信号の所定倍の周波数信号が
出力端子（６）に得られる。
端子（１）に得られる基準信号の所定倍の周波数信号が
出力端子（６）に得られる。
ところで、この種のＰ Ｌ ｒ、回路は、電圧制御発振
器（４）の特性上、入力端子（１）に供給される基準信
号として、狭い周波数範囲内の信号でなければ、出力端
子（６）に得られる信号が正確な周波数信号にならない
不都合があった。
器（４）の特性上、入力端子（１）に供給される基準信
号として、狭い周波数範囲内の信号でなければ、出力端
子（６）に得られる信号が正確な周波数信号にならない
不都合があった。
即ち、電圧制御発振器（４）は、供給される直流信号の
電圧値に応じて発振周波数が変化するため、わずかな入
力端子値の変化で発振周波数が大きく変化するようにす
れば、入力端子（１）に得られる広い範囲の周波数信号
に電圧制御発振器（４）の発振周波数が追従する。とこ
ろが、このように電圧制御発振器（４）を、わずかな入
力電圧値の変化で発振周波数が大きく変化するようにす
ると、発振精度が悪くなり、発振信号にノイズが多くな
ってしまい、良好な発振信号が得られなくなってしまう
。このため、高精度のＰＬＬ回路とするためには、電圧
制御発振器（４）の発振周波数範囲を狭くしなければな
らず、このように狭めると狭い周波数帯域の入力端子（
１）に得られる基準信号にしかこのＰＬＬ回路がロック
しない所謂ロックインレンジが狭くなってしまう状態と
なる。
電圧値に応じて発振周波数が変化するため、わずかな入
力端子値の変化で発振周波数が大きく変化するようにす
れば、入力端子（１）に得られる広い範囲の周波数信号
に電圧制御発振器（４）の発振周波数が追従する。とこ
ろが、このように電圧制御発振器（４）を、わずかな入
力電圧値の変化で発振周波数が大きく変化するようにす
ると、発振精度が悪くなり、発振信号にノイズが多くな
ってしまい、良好な発振信号が得られなくなってしまう
。このため、高精度のＰＬＬ回路とするためには、電圧
制御発振器（４）の発振周波数範囲を狭くしなければな
らず、このように狭めると狭い周波数帯域の入力端子（
１）に得られる基準信号にしかこのＰＬＬ回路がロック
しない所謂ロックインレンジが狭くなってしまう状態と
なる。
本発明は斯かる点に鑑み、広い周波数帯域の人力信号に
ロックさせることができると共に高精度の発振信号が得
られるＰＬＬ回路を提供することを目的とする。
ロックさせることができると共に高精度の発振信号が得
られるＰＬＬ回路を提供することを目的とする。
本発明のＰＬＬ回路は、例えば第１図に示す如く、複数
の電圧制御発振器＋７）、 （８）と、この複数の電圧
制御発振器（７１，（８）の出力信号を切換えるスイッ
チ（９）と、このスイッチ（９）の切換を制御する切換
制御手段（１０） 、 （１１） 、 （１２）と
を有し、切換制御子Ｖｉ（１０） 、 （１１） 、
（１２）として、上記電圧制御発１辰￥５（７）、
＋８）の発振を制御する制御信号の振動回数をカウン
トし、このカウント値が予め設定した値になる毎に切換
信号を出力する様にしたものである。
の電圧制御発振器＋７）、 （８）と、この複数の電圧
制御発振器（７１，（８）の出力信号を切換えるスイッ
チ（９）と、このスイッチ（９）の切換を制御する切換
制御手段（１０） 、 （１１） 、 （１２）と
を有し、切換制御子Ｖｉ（１０） 、 （１１） 、
（１２）として、上記電圧制御発１辰￥５（７）、
＋８）の発振を制御する制御信号の振動回数をカウン
トし、このカウント値が予め設定した値になる毎に切換
信号を出力する様にしたものである。
本発明のＰＬＬ回路は、人力信号に対してロックせず電
圧制御発振器（７）又は（８）が自由発振をすると、人
力信号と電圧制御発振器（７）又は（８）との位相が合
わないため、電圧制御発振器（７）、 （８）へ供給さ
れる制御電圧信号が振動する。このため、この振動を切
換制御手段（１０） 、 （１１） 、、 （１２）
で検出して電圧制御発振器（７）、 （８）の出力信号
の切換を行なうことで、ロックしてない状態でも人力信
号にロック可能な電圧制御発振器（７）又は（８）に自
動的に切換わってロックし、電圧制御発振器（７）、
（８１が複数ある分だけロック可能な周波数範囲が広が
る。
圧制御発振器（７）又は（８）が自由発振をすると、人
力信号と電圧制御発振器（７）又は（８）との位相が合
わないため、電圧制御発振器（７）、 （８）へ供給さ
れる制御電圧信号が振動する。このため、この振動を切
換制御手段（１０） 、 （１１） 、、 （１２）
で検出して電圧制御発振器（７）、 （８）の出力信号
の切換を行なうことで、ロックしてない状態でも人力信
号にロック可能な電圧制御発振器（７）又は（８）に自
動的に切換わってロックし、電圧制御発振器（７）、
（８１が複数ある分だけロック可能な周波数範囲が広が
る。
以下、本発明のＰＬＬ回路の一実施例を、第１図〜第４
図を参照して説明しよう。この第１図〜第４図において
、第５図に対応する部分には同一符号を付し、その詳細
説明は省略する。
図を参照して説明しよう。この第１図〜第４図において
、第５図に対応する部分には同一符号を付し、その詳細
説明は省略する。
本例のＰＬＬ回路は、第１図に示す如く構成する。この
第１図において、（７）及び（８）は夫々第１及び第２
の電圧制御発振器を示し、第２図に示す如くこの第１の
電圧制御発振器（７）は発振信号の中心周波数が６４．
７３５ＭＨｚで、第２の電圧制御発振器（８）は発振信
号の中心周波数が６４ 、８００Ｍ）ｌｚで、夫々の発
振器（７）及び（８）の発振範囲Ｌ１及びＬ２が重複し
ないように連続的に設定しである。そして、夫々の発振
器（７）及び（８）には、ループフィルタ（３）から制
御電圧信号が供給されるようになっている。そして、第
１の電圧制御発振器（７）が出力する発振ｆｉ号をスイ
ッチ回路（９）の第１の固定接点（９ａ）に供給し、第
２の電圧制御発振器（８）が出力する発振信号をスイッ
チ回路（９）の第２の固定接点（９ｂ）に供給するよう
にする。そして、このスイッチ回路（９）の可動接点（
９ｃ）は、後述するＤフリップフロップ回路（１２）の
出力信号により切換が制御され、この可動接点（９ｃ）
を分周器（５）及び出力端子（６）に接続し、可動接点
（９ｃ）の切換により分周器（５）及び出力端子（６）
に、第１の電圧制御発振器（７）の発１辰信号と第２の
電圧制御発振器（８）の発振信号とのいずれかが供給さ
れるようにする。
第１図において、（７）及び（８）は夫々第１及び第２
の電圧制御発振器を示し、第２図に示す如くこの第１の
電圧制御発振器（７）は発振信号の中心周波数が６４．
７３５ＭＨｚで、第２の電圧制御発振器（８）は発振信
号の中心周波数が６４ 、８００Ｍ）ｌｚで、夫々の発
振器（７）及び（８）の発振範囲Ｌ１及びＬ２が重複し
ないように連続的に設定しである。そして、夫々の発振
器（７）及び（８）には、ループフィルタ（３）から制
御電圧信号が供給されるようになっている。そして、第
１の電圧制御発振器（７）が出力する発振ｆｉ号をスイ
ッチ回路（９）の第１の固定接点（９ａ）に供給し、第
２の電圧制御発振器（８）が出力する発振信号をスイッ
チ回路（９）の第２の固定接点（９ｂ）に供給するよう
にする。そして、このスイッチ回路（９）の可動接点（
９ｃ）は、後述するＤフリップフロップ回路（１２）の
出力信号により切換が制御され、この可動接点（９ｃ）
を分周器（５）及び出力端子（６）に接続し、可動接点
（９ｃ）の切換により分周器（５）及び出力端子（６）
に、第１の電圧制御発振器（７）の発１辰信号と第２の
電圧制御発振器（８）の発振信号とのいずれかが供給さ
れるようにする。
また、ループフィルタ（３）が出力する制御電圧信号は
、利得制御器（１０）を介してカウンタ（１１）に供給
されるようにしてあり、このカウンタ（１１）は、供給
される制御電圧信号が所定の電圧レベル（以下闇値と称
する）を越える回数をカウントして、カウント値が「３
」になると０７９７１２０７１回路（１２）にパルス信
号を出力する。このＤフリップフロップ回路（１２）は
、カウンタ（１１）からパルス信号が供給されると、出
力端子Ｑからの出力信号が反転する。そして、このＤフ
リップフロップ回路（１２）の出力端子Ｑからの出力信
号をスイッチ回路（９）に切換制御信号として供給し、
この切換制御信号によりスイッチ回路（９）の可動接点
（９ｃ）の切換を制御する。この出力端子Ｑからスイッ
チ回路（９）へ供給する切換制御信号は、ハイレベル信
号とローレベル信号とをカウンタ（１１）からのパルス
供給毎に切換えて出力し、例えばハイレベル信号が得ら
れるときには可動接点（９ｃ）が第１の固定接点（９ａ
）と接続状態になり、ローレベル信号が得られるときに
は可動接点（９ｃ）が第２の固定接点（９ｂ）と接続状
態になる如くする。
、利得制御器（１０）を介してカウンタ（１１）に供給
されるようにしてあり、このカウンタ（１１）は、供給
される制御電圧信号が所定の電圧レベル（以下闇値と称
する）を越える回数をカウントして、カウント値が「３
」になると０７９７１２０７１回路（１２）にパルス信
号を出力する。このＤフリップフロップ回路（１２）は
、カウンタ（１１）からパルス信号が供給されると、出
力端子Ｑからの出力信号が反転する。そして、このＤフ
リップフロップ回路（１２）の出力端子Ｑからの出力信
号をスイッチ回路（９）に切換制御信号として供給し、
この切換制御信号によりスイッチ回路（９）の可動接点
（９ｃ）の切換を制御する。この出力端子Ｑからスイッ
チ回路（９）へ供給する切換制御信号は、ハイレベル信
号とローレベル信号とをカウンタ（１１）からのパルス
供給毎に切換えて出力し、例えばハイレベル信号が得ら
れるときには可動接点（９ｃ）が第１の固定接点（９ａ
）と接続状態になり、ローレベル信号が得られるときに
は可動接点（９ｃ）が第２の固定接点（９ｂ）と接続状
態になる如くする。
本例のＰＬＬ回路のその他の構成は、第５図に示した従
来例と同様に構成する。
来例と同様に構成する。
本例のＰＬＬ回路は、以上のようにして構成したことに
より、入力端子＜１）に得られる周波数（′！￥号の所
定倍の周波数信号が出力される。例えば、分周器（５）
として１９２０分の１に分周するものを使用すれば、入
力端子（１）に得られる周波数信号の１９２０倍の周波
数信号が出力端子（６）に得られる。そして、本例にお
いては上述の如く第１及び第２の電圧制御発振器（７）
及び（８）の発振信号の中心周波数を６４．７３５ＭＨ
ｚ及び６４．８００朋２にしているので、入力端子（１
）に得られる周波数信号としては、３３．７５ｋｌ＋τ
程度の４８号が、ロック可能な信号となる。このように
周波数を設定することで、このＰＬＬ回路は例えばディ
ジタル信号処理を行なうテレビジョン受像機の同期信号
作成用に好適なものとなる。
より、入力端子＜１）に得られる周波数（′！￥号の所
定倍の周波数信号が出力される。例えば、分周器（５）
として１９２０分の１に分周するものを使用すれば、入
力端子（１）に得られる周波数信号の１９２０倍の周波
数信号が出力端子（６）に得られる。そして、本例にお
いては上述の如く第１及び第２の電圧制御発振器（７）
及び（８）の発振信号の中心周波数を６４．７３５ＭＨ
ｚ及び６４．８００朋２にしているので、入力端子（１
）に得られる周波数信号としては、３３．７５ｋｌ＋τ
程度の４８号が、ロック可能な信号となる。このように
周波数を設定することで、このＰＬＬ回路は例えばディ
ジタル信号処理を行なうテレビジョン受像機の同期信号
作成用に好適なものとなる。
以下にこの３３．７５に！Ｉｚ程度の周波数信号が入力
端子（１）に供給された際のこのＰＬＬ回路の動作を説
明すると、まず入力端子（１）から位相比較器（２）に
この入力信号が供給され、この位相比較器（２）で分周
器（５）から供給される分局信号との位相差信号がルー
プフィルタ（３）に供給される。このループフィルタ（
３）で位相差信号を直流の電圧信号に変換し、この直流
電圧信号を第１及び第２の電圧制御発振器（７）及び（
８）に供給する。このとき、例えばスイッチ回路（９）
の可動接点（９ｃ）が第２の固定接点（９ｂ）と接続状
態にあり、分周器（５）及び出力端子（６）に第２の電
圧制御発振器（８）の発振信号が供給されているとする
と、人力信号周波数が３３．７５ｋＨｚであるとき、こ
の第２の電圧制御発振器（８）の発振信号が６４．８０
０ＭＨｚとなるとき分周器（５）の出力信号が３３．７
５ｋＨｚとなり、位相比較器（２）に供給される信号が
同位相となってこのＰＬＬ回路がロックする。このロッ
ク状態になるときは、ループフィルタ（３）の出力信号
Ｖａは例えば第３図に示す如く変化する。即ち、ロック
状態になるまでは人力信号と発振器との位相が合わない
ためにＯｖを中心に振動していたループフィルタ（３）
の出力信号Ｖａが、ロック状態になると例えば０■に収
束していき、このＯ■状態で発振５ （８）の発振を制
御する。ここで、このループフィルタ（３）の出力信号
ｖδは、カウンタ（１１）にも供給され、この出力信号
Ｖａが一定の値以上になる回数をカウントするが、カウ
ンタ（１１）がこの信号Ｖａをカウントする閾値■１を
Ｏｖより上の非ロツク状態での振動範囲内に設定する。
端子（１）に供給された際のこのＰＬＬ回路の動作を説
明すると、まず入力端子（１）から位相比較器（２）に
この入力信号が供給され、この位相比較器（２）で分周
器（５）から供給される分局信号との位相差信号がルー
プフィルタ（３）に供給される。このループフィルタ（
３）で位相差信号を直流の電圧信号に変換し、この直流
電圧信号を第１及び第２の電圧制御発振器（７）及び（
８）に供給する。このとき、例えばスイッチ回路（９）
の可動接点（９ｃ）が第２の固定接点（９ｂ）と接続状
態にあり、分周器（５）及び出力端子（６）に第２の電
圧制御発振器（８）の発振信号が供給されているとする
と、人力信号周波数が３３．７５ｋＨｚであるとき、こ
の第２の電圧制御発振器（８）の発振信号が６４．８０
０ＭＨｚとなるとき分周器（５）の出力信号が３３．７
５ｋＨｚとなり、位相比較器（２）に供給される信号が
同位相となってこのＰＬＬ回路がロックする。このロッ
ク状態になるときは、ループフィルタ（３）の出力信号
Ｖａは例えば第３図に示す如く変化する。即ち、ロック
状態になるまでは人力信号と発振器との位相が合わない
ためにＯｖを中心に振動していたループフィルタ（３）
の出力信号Ｖａが、ロック状態になると例えば０■に収
束していき、このＯ■状態で発振５ （８）の発振を制
御する。ここで、このループフィルタ（３）の出力信号
ｖδは、カウンタ（１１）にも供給され、この出力信号
Ｖａが一定の値以上になる回数をカウントするが、カウ
ンタ（１１）がこの信号Ｖａをカウントする閾値■１を
Ｏｖより上の非ロツク状態での振動範囲内に設定する。
このように設定することで、上述の如くロック状態にな
ったときのスイッチ回路（９）の可動接点（９ｃ）が第
２の固定接点（９ｂ）と接続状態になっているときには
、閾値■１を１回越える程度でＯｖに収束し、カウンタ
（１１）のカウント値が「３」以上になることはなく、
カウンタ（１１）からパルス信号の出力はなく、Ｄフリ
ップフロ７プ（１２）の出力状態が維持され、スイッチ
回路（９）のこの接続状態が維持される。
ったときのスイッチ回路（９）の可動接点（９ｃ）が第
２の固定接点（９ｂ）と接続状態になっているときには
、閾値■１を１回越える程度でＯｖに収束し、カウンタ
（１１）のカウント値が「３」以上になることはなく、
カウンタ（１１）からパルス信号の出力はなく、Ｄフリ
ップフロ７プ（１２）の出力状態が維持され、スイッチ
回路（９）のこの接続状態が維持される。
次に、スイッチ回路（９）の可動接点（９Ｃ）が第１の
固定接点（９ａ）と接続状態にあり、分周器（５）及び
出力端子（６）に第１の電圧制御発振器（７）の発振信
号が供給されていて、人力信号周波数が３３．７５ｋＨ
ｚであるとする。このときには、第１の電圧制御発振器
（７）の発振信号が６４．８００ＭＨｚであるとき、分
周器（５）の出力信号が３３．７５ｋＨｚとなって位相
比較５（２）に供給される信号が同位相となってこのＰ
ＬＬ回路がロックする。ところが、第１の電圧制御発振
器（７）の発１辰信号は、第２図に示す如く、中心周波
数６４．７３５ＭＨｚの範囲Ｌ１であり、６４ 、８０
０ＭＨｚの発振はできないので、このＰＬＬ回路はロッ
クせず、第４図への前半に示す如く、ループフィルタ（
３）の出力信号ｖｂが０■を中心に振動した信号となっ
てしまう。このように振動すると、１回の振動毎に出力
信号ｖｂが閾値ｖ１を越えて、第４図Ｂに示す如くカウ
ンタ（１１）のカウント信号が変化し、第４図Ｃに示す
如くカウント値が「３」になる。
固定接点（９ａ）と接続状態にあり、分周器（５）及び
出力端子（６）に第１の電圧制御発振器（７）の発振信
号が供給されていて、人力信号周波数が３３．７５ｋＨ
ｚであるとする。このときには、第１の電圧制御発振器
（７）の発振信号が６４．８００ＭＨｚであるとき、分
周器（５）の出力信号が３３．７５ｋＨｚとなって位相
比較５（２）に供給される信号が同位相となってこのＰ
ＬＬ回路がロックする。ところが、第１の電圧制御発振
器（７）の発１辰信号は、第２図に示す如く、中心周波
数６４．７３５ＭＨｚの範囲Ｌ１であり、６４ 、８０
０ＭＨｚの発振はできないので、このＰＬＬ回路はロッ
クせず、第４図への前半に示す如く、ループフィルタ（
３）の出力信号ｖｂが０■を中心に振動した信号となっ
てしまう。このように振動すると、１回の振動毎に出力
信号ｖｂが閾値ｖ１を越えて、第４図Ｂに示す如くカウ
ンタ（１１）のカウント信号が変化し、第４図Ｃに示す
如くカウント値が「３」になる。
ここで、このカウンタ（１１）はこのようにカウント値
「３」になると、上述の如く第４図りに示す如きパルス
信号Ｐを出力し、カウント値をｒＯＪにリセットする。
「３」になると、上述の如く第４図りに示す如きパルス
信号Ｐを出力し、カウント値をｒＯＪにリセットする。
そして、このパルス信号ＰがＤフリップフロップ（１２
）に供給されると、Ｄフリップフロップ（１２）の出力
信号（第４図Ｅ）がハイレベルからローレベルに反転し
、スイッチ回路（９）の可動接点（９ｃ）が第１の固定
接点（９ａ） （ＪｔｌＪから第２の固定接点（９ｂ）
側に切換ねる。このようにして切換わると、分周器（５
）に供給される発振信号は、第２の電圧制御発振器（８
）の発掘信号となる。
）に供給されると、Ｄフリップフロップ（１２）の出力
信号（第４図Ｅ）がハイレベルからローレベルに反転し
、スイッチ回路（９）の可動接点（９ｃ）が第１の固定
接点（９ａ） （ＪｔｌＪから第２の固定接点（９ｂ）
側に切換ねる。このようにして切換わると、分周器（５
）に供給される発振信号は、第２の電圧制御発振器（８
）の発掘信号となる。
この第２の電圧制御発振器（８）の発振信号が分周器（
５）に供給されると、第２の電圧制御発振器（８）の発
振範囲Ｌ２内に６４．８００ＭＨｚがあるためこの６４
．８００Ｍ１（ｚの発振を行なうことでこのＰＬＬ回路
がロックする。このときには、第４図Ａの後半に示す如
く、ループフィルタ（３）の出力信号ｖｂが振動状態か
らＯＶに収束して行き、例えばカウンタ（１１）のカウ
ント値クリアから出力信号ｖｂが閾値ｖ１を１回越える
だけでＯｖに収束してロックする。このため、このロッ
ク状態ではカウンタ（１１）のカウント値が「１」のま
まで「３」にはならず、スイッチ回路（９）の切換状態
が維持される。
５）に供給されると、第２の電圧制御発振器（８）の発
振範囲Ｌ２内に６４．８００ＭＨｚがあるためこの６４
．８００Ｍ１（ｚの発振を行なうことでこのＰＬＬ回路
がロックする。このときには、第４図Ａの後半に示す如
く、ループフィルタ（３）の出力信号ｖｂが振動状態か
らＯＶに収束して行き、例えばカウンタ（１１）のカウ
ント値クリアから出力信号ｖｂが閾値ｖ１を１回越える
だけでＯｖに収束してロックする。このため、このロッ
ク状態ではカウンタ（１１）のカウント値が「１」のま
まで「３」にはならず、スイッチ回路（９）の切換状態
が維持される。
このようにして、本例によるＰＬＬ回路によると、カウ
ンタ（１１）によるループフィルタ（３）の出力信号状
態のカウント値によりスイッチ回路（９）の切換を行な
うことで、ロック可能な第１．第２の電圧制御発振１（
７）、 （８）のいずれかに切換わる。このため、この
ＰＬＬ回路は電圧制御発振器の発振範囲が第２図にＬｌ
、Ｌ２で示す如く、通常の２倍に広がり、広範囲の入力
端子（１）に得られる周波数信号にロックすることがで
きる。また、ロック可能な範囲を広げたのにもかかわら
ず、夫々の電圧制御発振器（７１，（８）は発振範囲を
全く広げていないので、発振信号の精度は全く落ちない
。
ンタ（１１）によるループフィルタ（３）の出力信号状
態のカウント値によりスイッチ回路（９）の切換を行な
うことで、ロック可能な第１．第２の電圧制御発振１（
７）、 （８）のいずれかに切換わる。このため、この
ＰＬＬ回路は電圧制御発振器の発振範囲が第２図にＬｌ
、Ｌ２で示す如く、通常の２倍に広がり、広範囲の入力
端子（１）に得られる周波数信号にロックすることがで
きる。また、ロック可能な範囲を広げたのにもかかわら
ず、夫々の電圧制御発振器（７１，（８）は発振範囲を
全く広げていないので、発振信号の精度は全く落ちない
。
なお、上述実施例においては、２個の電圧制御発振器！
？）、 （８）の発振範囲を連続させたが、必ずしも連
続させる必要はない。また、３個以上電圧制御発振器を
設けて、発振範囲をさらに広げてもよい。この場合には
、カウンタからのパルス信号により複数の電圧制御発振
器が順番に切換ねるようにすればよい。さらにまた、本
発明は上述実施例に限らず、本発明の要旨を逸説するこ
となく、その他種々の構成が取り得ることは勿論である
。
？）、 （８）の発振範囲を連続させたが、必ずしも連
続させる必要はない。また、３個以上電圧制御発振器を
設けて、発振範囲をさらに広げてもよい。この場合には
、カウンタからのパルス信号により複数の電圧制御発振
器が順番に切換ねるようにすればよい。さらにまた、本
発明は上述実施例に限らず、本発明の要旨を逸説するこ
となく、その他種々の構成が取り得ることは勿論である
。
本発明のＰＬＬ回路によると、電圧制御発振器を複数設
けてロック可能な方に切換ねるようにしたことで、発振
精度を全く落とすことなくこの電圧制御発振器を複数設
けた分だけ発振範囲が広がる利益がある。
けてロック可能な方に切換ねるようにしたことで、発振
精度を全く落とすことなくこの電圧制御発振器を複数設
けた分だけ発振範囲が広がる利益がある。
第１図は本発明のＰＬＬ回路の一実施例を示す構成図、
第２図、第３図及び第４図は第１図例の説明に供する線
図、第５図は従来のＰＬＬ回路の−例を示す構成図であ
る。 （３）はループフィルタ、（７）は第１の電圧制御発１
辰器、（８）は第２の電圧制御発振器、（９）はスイッ
チ回路、（１１）はカウンタ、（１２）は０７９７１７
０７１回路である。
第２図、第３図及び第４図は第１図例の説明に供する線
図、第５図は従来のＰＬＬ回路の−例を示す構成図であ
る。 （３）はループフィルタ、（７）は第１の電圧制御発１
辰器、（８）は第２の電圧制御発振器、（９）はスイッ
チ回路、（１１）はカウンタ、（１２）は０７９７１７
０７１回路である。
Claims (1)
- 複数の電圧制御発振器と、該複数の電圧制御発振器の出
力信号を切換えるスイッチと、該スイッチの切換を制御
する切換制御手段とを有し、上記切換制御手段として、
上記電圧制御発振器の発振を制御する制御信号の振動回
数をカウントし、該カウント値が予め設定した値になる
毎に切換信号を出力する様にしたことを特徴とするＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269401A JP2569508B2 (ja) | 1986-11-12 | 1986-11-12 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269401A JP2569508B2 (ja) | 1986-11-12 | 1986-11-12 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123226A true JPS63123226A (ja) | 1988-05-27 |
| JP2569508B2 JP2569508B2 (ja) | 1997-01-08 |
Family
ID=17471897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269401A Expired - Lifetime JP2569508B2 (ja) | 1986-11-12 | 1986-11-12 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569508B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188285B1 (en) | 1998-10-23 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Phase-locked loop circuit and voltage-controlled oscillator capable of producing oscillations in a plurality of frequency ranges |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843632A (ja) * | 1981-09-01 | 1983-03-14 | テクトロニツクス・インコ−ポレイテツド | 位相固定回路 |
| JPS5936428A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 位相同期装置 |
-
1986
- 1986-11-12 JP JP61269401A patent/JP2569508B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843632A (ja) * | 1981-09-01 | 1983-03-14 | テクトロニツクス・インコ−ポレイテツド | 位相固定回路 |
| JPS5936428A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 位相同期装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188285B1 (en) | 1998-10-23 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Phase-locked loop circuit and voltage-controlled oscillator capable of producing oscillations in a plurality of frequency ranges |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569508B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |