JPS63114316A - ブ−トストラツプ回路 - Google Patents
ブ−トストラツプ回路Info
- Publication number
- JPS63114316A JPS63114316A JP61150799A JP15079986A JPS63114316A JP S63114316 A JPS63114316 A JP S63114316A JP 61150799 A JP61150799 A JP 61150799A JP 15079986 A JP15079986 A JP 15079986A JP S63114316 A JPS63114316 A JP S63114316A
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- JP
- Japan
- Prior art keywords
- transistor
- signal
- terminal
- circuit
- bootstrap circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 241000981595 Zoysia japonica Species 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- 230000005669 field effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブートストラップ回路に関し、特に電界効果ト
ランジスタを用いたブートストラップ回路に関する。
ランジスタを用いたブートストラップ回路に関する。
従来この種のブートストラップ回路は、第３図に示すよ
うにｎＭＯ８）ランジスタＭ１とｎＭＯｓトランジスタ
Ｍ２が接地端子と電源端子間に直列接続されて挿入され
出力端子ＯＫブートストラップ容量Ｃ１が接続されてい
る。なお説明はすべて＋電源の場合を想定して行なう。
うにｎＭＯ８）ランジスタＭ１とｎＭＯｓトランジスタ
Ｍ２が接地端子と電源端子間に直列接続されて挿入され
出力端子ＯＫブートストラップ容量Ｃ１が接続されてい
る。なお説明はすべて＋電源の場合を想定して行なう。
第２図はブートストラップ回路の動作信号波形図である
。ｎＭＯｓトランジスタＭ１のゲートに人より出力Ｏの
電圧Ｖｏは Ｖ、＝ＶＤ−Ｖ÷ｈ（ｕｚ） ・・・・
・・＋ＩＩ（ＶＤ ；電源電圧、ｖｔｂ（Ｍ２） ；
）／ −２カＶｏ （０時（Ｄ Ｍ２のしきい電圧）と
なる。次にＩ”が■よシ少し遅れて立上ると出力Ｏの電
圧Ｖ、／はブートストラップ容量Ｃ１を介してもち上が
るが浮遊容量Ｃ２の為Ｉ Ｖｏ’ ＝ Ｖｏ＋ −ｘ ＶＤ・−・・（２１Ｃ１＋
Ｃ２ となる。このようにして電源電圧を越える電圧Ｖｏ／が
得られる。
。ｎＭＯｓトランジスタＭ１のゲートに人より出力Ｏの
電圧Ｖｏは Ｖ、＝ＶＤ−Ｖ÷ｈ（ｕｚ） ・・・・
・・＋ＩＩ（ＶＤ ；電源電圧、ｖｔｂ（Ｍ２） ；
）／ −２カＶｏ （０時（Ｄ Ｍ２のしきい電圧）と
なる。次にＩ”が■よシ少し遅れて立上ると出力Ｏの電
圧Ｖ、／はブートストラップ容量Ｃ１を介してもち上が
るが浮遊容量Ｃ２の為Ｉ Ｖｏ’ ＝ Ｖｏ＋ −ｘ ＶＤ・−・・（２１Ｃ１＋
Ｃ２ となる。このようにして電源電圧を越える電圧Ｖｏ／が
得られる。
上述した従来のブートストラップ回路には２つの問題点
がある。それはＶｔｈ（Ｍｚ）が高ければ■。
がある。それはＶｔｈ（Ｍｚ）が高ければ■。
が低くなる事が（１）式に、浮遊容ｆＣ２が大きければ
押し上がる比率が減シｖｏ′が低くなる事が（２）式に
それぞれ表わされている。このうち浮遊容量Ｃ２に関し
ては設計時にブートストラップ容量Ｃ１を十分大きくす
る等である程度改善できるがｎＭＯ８トランジスタＭ２
の基板バイアス特性が悪いと回路設計のみでは改善する
事ができない。このｎＭＯｓトランジスタのしきい値７
丁は １ＭｘｃＤＬＩい値１＞ｌＶｔ１． かつＭ２のｌＪ−
スＫＶｏカ加りッｆｔ時Ｖｖ ｌＶｔ １＞ｖ、 ・
・・（３）の関係を満足する限多絶対値を低くすればよ
い。
押し上がる比率が減シｖｏ′が低くなる事が（２）式に
それぞれ表わされている。このうち浮遊容量Ｃ２に関し
ては設計時にブートストラップ容量Ｃ１を十分大きくす
る等である程度改善できるがｎＭＯ８トランジスタＭ２
の基板バイアス特性が悪いと回路設計のみでは改善する
事ができない。このｎＭＯｓトランジスタのしきい値７
丁は １ＭｘｃＤＬＩい値１＞ｌＶｔ１． かつＭ２のｌＪ−
スＫＶｏカ加りッｆｔ時Ｖｖ ｌＶｔ １＞ｖ、 ・
・・（３）の関係を満足する限多絶対値を低くすればよ
い。
結局のところＯｖ附近の７丁を選ぶ為、工程のばらつき
により出力が低レベルを出す限ｆｉＭ２に電流が流れて
しまうことになシがちであシ、従ってこの方法は０Ｍ０
８回路には使用できない。
により出力が低レベルを出す限ｆｉＭ２に電流が流れて
しまうことになシがちであシ、従ってこの方法は０Ｍ０
８回路には使用できない。
上述した従来のブートストラップ回路唸、出力電圧の最
大値をできるだけ大きくとる必要上しきい電圧の低いト
ランジスタを電源側に有するため出力電圧が低レベルの
とき貫通電流が流れて消費電力が大きくなりＣＭＯ８集
積回路に使用できないという問題点があった。
大値をできるだけ大きくとる必要上しきい電圧の低いト
ランジスタを電源側に有するため出力電圧が低レベルの
とき貫通電流が流れて消費電力が大きくなりＣＭＯ８集
積回路に使用できないという問題点があった。
本発明の目的社消費電力の節減されたブートス、トラッ
プ回路を提供することにある。
プ回路を提供することにある。
°〔問題点を解決するための手段〕
本発明のブートストラップ回路は、第１導電型の第１の
トランジスタ、前記第１のトランジスタのしきい電圧よ
シＯに近く電源電圧の基板バイアス印加時にビンチオン
する程度でディプレッジ百ン型トランジスタよシＯＫ近
いしきい電圧を有する第１導電型の第２のトランジスタ
及び第２導電型の第３のトランジスタを直列接続して接
地端子と電源端子間に挿入してなシ、前記第２のトラン
ジスタのゲートに所定の入力信号を供給する入力信号端
と、前記第１．第３のトランジスタのゲートに前記入力
信号の反転信号を供給する反転信号入力端と、前記入力
信号の遅延信号をブートストラップ容量を介して、前記
第１．第２のトランジスタの接続点に印加する遅延信号
入力端を有するものである。
トランジスタ、前記第１のトランジスタのしきい電圧よ
シＯに近く電源電圧の基板バイアス印加時にビンチオン
する程度でディプレッジ百ン型トランジスタよシＯＫ近
いしきい電圧を有する第１導電型の第２のトランジスタ
及び第２導電型の第３のトランジスタを直列接続して接
地端子と電源端子間に挿入してなシ、前記第２のトラン
ジスタのゲートに所定の入力信号を供給する入力信号端
と、前記第１．第３のトランジスタのゲートに前記入力
信号の反転信号を供給する反転信号入力端と、前記入力
信号の遅延信号をブートストラップ容量を介して、前記
第１．第２のトランジスタの接続点に印加する遅延信号
入力端を有するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例と第３図の従来例との相違は、ゲートに反転
信号■を印加される９ＭＯ８）ランジスタＭ３が電源端
子ＶＤと１ＭＯ８）ランジスタＭ２の間に挿入されてい
ることである。
信号■を印加される９ＭＯ８）ランジスタＭ３が電源端
子ＶＤと１ＭＯ８）ランジスタＭ２の間に挿入されてい
ることである。
１ＭＯ８）ランジスタＭ２と９ＭＯ８）ランジスタＭ３
は＃ミは同時に導通もしくは遮断状態となるので動作信
号波形は第２図の通りである。
は＃ミは同時に導通もしくは遮断状態となるので動作信
号波形は第２図の通りである。
いま、もし、１ＭＯ８）ランジスタＭ２がオンしている
状態を維持し続けるとしてｎＭＯ８トランジスタＭ１．
９ＭＯ８トランジスタＭ３の関係を見るとこれは通常の
ＣＭＯＳインバータである。っまシ従来出力Ｏが低レベ
ルの時回路に電流が流れたがこの回路においては過渡的
な貫通電流はともがくとして定常的に電流が流れる事は
ない。更に１ＭＯ８）ランジスタＭ２がない通常のＣＭ
ＯＳインバータの出力を押し上げようとしても９ＭＯ８
トランジスタのドレイン拡散層を順バイアスしてしまい
電源電圧ＶＤ以上には上がらない。っｔ、ｂ出力Ｏには
対接地電位に対してのダイオードＤ１のみにしておく為
に４，１ＭＯ８）ランジスタＭ２は必要である。
状態を維持し続けるとしてｎＭＯ８トランジスタＭ１．
９ＭＯ８トランジスタＭ３の関係を見るとこれは通常の
ＣＭＯＳインバータである。っまシ従来出力Ｏが低レベ
ルの時回路に電流が流れたがこの回路においては過渡的
な貫通電流はともがくとして定常的に電流が流れる事は
ない。更に１ＭＯ８）ランジスタＭ２がない通常のＣＭ
ＯＳインバータの出力を押し上げようとしても９ＭＯ８
トランジスタのドレイン拡散層を順バイアスしてしまい
電源電圧ＶＤ以上には上がらない。っｔ、ｂ出力Ｏには
対接地電位に対してのダイオードＤ１のみにしておく為
に４，１ＭＯ８）ランジスタＭ２は必要である。
なお、十電源で子方向へ押し上げる例について説明した
が、−電源で一方向へ変化させる場合には、以上の説明
において電源電圧、信号の極性を逆にし、トランジスタ
の導電型を入れかえればよい。
が、−電源で一方向へ変化させる場合には、以上の説明
において電源電圧、信号の極性を逆にし、トランジスタ
の導電型を入れかえればよい。
以上説明したように本発明によれば、定常的なかん通電
流がなく低消費電力でかつ押し上げ効率の高いブートス
トラップ回路が実現でき、ＣＭＯ８集積回路に使用でき
るという効果がある。
流がなく低消費電力でかつ押し上げ効率の高いブートス
トラップ回路が実現でき、ＣＭＯ８集積回路に使用でき
るという効果がある。
第１図は本発明の一実施例の回路図、第２図はブートス
トラップ回路の動作信号波形図、第３図は従来例の回路
図である。 Ｍｌ・・・・・・ｎＭＯＳトランジスタ、Ｍ２・・・・
・・低しきい値のｎＭＯ８）ランシスタ、Ｍ３・・・・
・・９ＭＯ８）ランシスターＣ１・・・・・・ブートス
トラップ容量、Ｃ２・・・・・・浮遊容量、Ｄｌ・・・
・・・寄生ダイオード。 第 ｊ 図 〒 第 ２ 図 手続判Ｕ正書 く方式〉 、事件の表示 昭和６１年特許願第１５０７９９号、発
明の名称 ブートストラップ回路 、補正をする者 事件との関係 出 願 大佐 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関 本 忠 弘 、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル 電話 東京 （０３）４５６−３１１１ （大代表）−
゛（連絡先 日本電気株式会社 特許部）６、補正の対
象 図面第２図 ７、補正の内容 別紙のとおり。なお、補正の対象の欄に記載した事項以
外変更はない。 代理人 弁理士 内 原 會 。 第１ 口 〒 第 ２ ■
トラップ回路の動作信号波形図、第３図は従来例の回路
図である。 Ｍｌ・・・・・・ｎＭＯＳトランジスタ、Ｍ２・・・・
・・低しきい値のｎＭＯ８）ランシスタ、Ｍ３・・・・
・・９ＭＯ８）ランシスターＣ１・・・・・・ブートス
トラップ容量、Ｃ２・・・・・・浮遊容量、Ｄｌ・・・
・・・寄生ダイオード。 第 ｊ 図 〒 第 ２ 図 手続判Ｕ正書 く方式〉 、事件の表示 昭和６１年特許願第１５０７９９号、発
明の名称 ブートストラップ回路 、補正をする者 事件との関係 出 願 大佐 所
東京都港区芝五丁目３３番１号名 称 （４２３
） 日本電気株式会社代表者 関 本 忠 弘 、代理人 住 所 〒１０８東京都港区芝五丁目３７番８号住友三
田ビル 電話 東京 （０３）４５６−３１１１ （大代表）−
゛（連絡先 日本電気株式会社 特許部）６、補正の対
象 図面第２図 ７、補正の内容 別紙のとおり。なお、補正の対象の欄に記載した事項以
外変更はない。 代理人 弁理士 内 原 會 。 第１ 口 〒 第 ２ ■
Claims (1)
- 第１導電型の第１のトランジスタ、前記第１のトランジ
スタのしきい電圧より０に近く電源電圧の基板バイアス
印加時にピンチオフする程度でディプレッション型トラ
ンジスタより０に近いしきい電圧を有する第１導電型の
第２のトランジスタ及び第２導電型の第３のトランジス
タを直列接続して接地端子と電源端子間に挿入してなり
、前記第２のトランジスタのゲートに所定の入力信号を
供給する入力信号端と、前記第１、第３のトランジスタ
のゲートに前記入力信号の反転信号を供給する反転信号
入力端と、前記入力信号の遅延信号をブートストラップ
容量を介して前記第１、第２のトランジスタの接続点に
印加する遅延信号入力端を有することを特徴とするブー
トストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150799A JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150799A JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114316A true JPS63114316A (ja) | 1988-05-19 |
| JPH061891B2 JPH061891B2 (ja) | 1994-01-05 |
Family
ID=15504682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150799A Expired - Fee Related JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061891B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
-
1986
- 1986-06-26 JP JP61150799A patent/JPH061891B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061891B2 (ja) | 1994-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |