JPH05191170A - ソースフォロワ回路 - Google Patents
ソースフォロワ回路Info
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- JPH05191170A JPH05191170A JP401192A JP401192A JPH05191170A JP H05191170 A JPH05191170 A JP H05191170A JP 401192 A JP401192 A JP 401192A JP 401192 A JP401192 A JP 401192A JP H05191170 A JPH05191170 A JP H05191170A
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Abstract
(57)【要約】
【目的】 本発明の目的は回路構成を複雑化することな
く、入出力電圧の差電圧を低減し、電源電圧の低減に対
応可能であるソースフォロワ回路を提供することであ
る。 【構成】 本発明は閾値電圧がＰＮ接合電圧より小さ
く、ソース・ゲート間電圧によりチャネルを形成する効
果の方がチャネル形成を妨げるバックゲート効果より大
きいＭＯＳトランジスタ４と電流源３を含むソースフォ
ロワ回路おいて、電流源３の一方の端子を第１の電圧源
１に、他方の端子をＭＯＳトランジスタ４のソースに接
続し、ＭＯＳトランジスタ４のドレインを第２の電圧源
６に接続し、入力端子２をＭＯＳトランジスタ４のゲー
トとバックゲートに接続し、ＭＯＳトランジスタ４のソ
ースを出力端子５と接続する。
く、入出力電圧の差電圧を低減し、電源電圧の低減に対
応可能であるソースフォロワ回路を提供することであ
る。 【構成】 本発明は閾値電圧がＰＮ接合電圧より小さ
く、ソース・ゲート間電圧によりチャネルを形成する効
果の方がチャネル形成を妨げるバックゲート効果より大
きいＭＯＳトランジスタ４と電流源３を含むソースフォ
ロワ回路おいて、電流源３の一方の端子を第１の電圧源
１に、他方の端子をＭＯＳトランジスタ４のソースに接
続し、ＭＯＳトランジスタ４のドレインを第２の電圧源
６に接続し、入力端子２をＭＯＳトランジスタ４のゲー
トとバックゲートに接続し、ＭＯＳトランジスタ４のソ
ースを出力端子５と接続する。
Description
【０００１】
【産業上の利用分野】本発明はソースフォロワ回路に係
り、特に、出力インピーダンスを低くするために用いら
れる回路であって、ＬＳＩの電源電圧の低下に鑑み、低
電源電圧下でも使用可能なアナログ回路の基本回路であ
るソースフォロワ回路に関する。
り、特に、出力インピーダンスを低くするために用いら
れる回路であって、ＬＳＩの電源電圧の低下に鑑み、低
電源電圧下でも使用可能なアナログ回路の基本回路であ
るソースフォロワ回路に関する。
【０００２】
【従来の技術】ソースフォロワ回路は入力と同相の出力
を得る回路であり、出力インピーダンスが小さく、出力
ドライバやレベルシフト回路に用いるアナログ回路の基
本回路である。このソースフォロワ回路の詳細は「ＭＯ
Ｓ／ＬＳＩ Design and Application (Texas Instrumen
ts, pp. 272 〜273)に述べられている。
を得る回路であり、出力インピーダンスが小さく、出力
ドライバやレベルシフト回路に用いるアナログ回路の基
本回路である。このソースフォロワ回路の詳細は「ＭＯ
Ｓ／ＬＳＩ Design and Application (Texas Instrumen
ts, pp. 272 〜273)に述べられている。
【０００３】図９は従来の回路構成例を示す図である。
このソースフォロワ回路の電源１（Ｖdd）を電流源３に
接続し、電流源３の一方の端子をＰチャネルＭＯＳトラ
ンジスタ４のソースに接続し、ＰチャネルＭＯＳトラン
ジスタ４のゲートを入力端子２に接続し、ＰチャネルＭ
ＯＳトランジスタ４のドレインを接地（ＧＮＤ）し、Ｐ
チャネルＭＯＳトランジスタ４のソースを出力端子５に
接続する構成である。
このソースフォロワ回路の電源１（Ｖdd）を電流源３に
接続し、電流源３の一方の端子をＰチャネルＭＯＳトラ
ンジスタ４のソースに接続し、ＰチャネルＭＯＳトラン
ジスタ４のゲートを入力端子２に接続し、ＰチャネルＭ
ＯＳトランジスタ４のドレインを接地（ＧＮＤ）し、Ｐ
チャネルＭＯＳトランジスタ４のソースを出力端子５に
接続する構成である。
【０００４】図９のソースフォロワ回路において、Ｐチ
ャネルＭＯＳトランジスタ４のソース・ドレイン間の電
流Ｉdsとして定電流源３から一定電流Ｉa を供給し、そ
して、このＰチャネルＭＯＳトランジスタ４のゲートへ
入力端子２から入力電圧Ｖi を加えると、ＰチャネルＭ
ＯＳトランジスタ４のゲート・ソース間の電位差、即ち
ソースフォロワ回路の出力と入力の電位差が生じ、これ
を差電圧Ｖa とすると、ソースフォロワ回路の出力電圧
Ｖo は、入力電圧Ｖi に差電圧Ｖa を加算したものにな
り、差電圧Ｖa は差電圧Ｖa はＰチャネルＭＯＳトラン
ジスタ４のゲート・ソース間電圧Ｖgsとソース・ドレイ
ン電流Ｉdsの関係、即ちＭＯＳトランジスタ４の順方向
特性で決定される。
ャネルＭＯＳトランジスタ４のソース・ドレイン間の電
流Ｉdsとして定電流源３から一定電流Ｉa を供給し、そ
して、このＰチャネルＭＯＳトランジスタ４のゲートへ
入力端子２から入力電圧Ｖi を加えると、ＰチャネルＭ
ＯＳトランジスタ４のゲート・ソース間の電位差、即ち
ソースフォロワ回路の出力と入力の電位差が生じ、これ
を差電圧Ｖa とすると、ソースフォロワ回路の出力電圧
Ｖo は、入力電圧Ｖi に差電圧Ｖa を加算したものにな
り、差電圧Ｖa は差電圧Ｖa はＰチャネルＭＯＳトラン
ジスタ４のゲート・ソース間電圧Ｖgsとソース・ドレイ
ン電流Ｉdsの関係、即ちＭＯＳトランジスタ４の順方向
特性で決定される。
【０００５】図１０はゲート・ソース間電圧−ドレイン
・ソース間電流（Ｖgs−Ｉds）特性をバックゲート電圧
を０として示した図である。同図の縦軸はドレイン・ソ
ース電流Ｉdsを示し、横軸はゲート・ソース電圧Ｖgsを
示す。同図では、ソース・ドレイン間電流を一定値Ｉa
としていることにより、ゲート電圧として入力電圧Ｖ i
を決めるとゲート・ソース間の電圧Ｖgs、即ち、出力電
圧Ｖo と入力電圧Ｖi の差電圧Ｖa が一義に決定され
る。通常、差電圧Ｖa はＭＯＳトランジスタのチャネル
が形成されるゲート電圧である閾値電圧Ｖthとほぼ同一
の値（Ｖa ≒Ｖth）となる。
・ソース間電流（Ｖgs−Ｉds）特性をバックゲート電圧
を０として示した図である。同図の縦軸はドレイン・ソ
ース電流Ｉdsを示し、横軸はゲート・ソース電圧Ｖgsを
示す。同図では、ソース・ドレイン間電流を一定値Ｉa
としていることにより、ゲート電圧として入力電圧Ｖ i
を決めるとゲート・ソース間の電圧Ｖgs、即ち、出力電
圧Ｖo と入力電圧Ｖi の差電圧Ｖa が一義に決定され
る。通常、差電圧Ｖa はＭＯＳトランジスタのチャネル
が形成されるゲート電圧である閾値電圧Ｖthとほぼ同一
の値（Ｖa ≒Ｖth）となる。
【０００６】図１１は従来のソースフォロワ回路の入出
力の伝達特性を示したものである。同図の縦軸は出力電
圧Ｖo を示し、横軸は入力電圧Ｖi を示す。同図では、
電源電圧Ｖddを１Ｖ、ＭＯＳトランジスタの閾値電圧Ｖ
thを０．２Ｖとした。同図からわかるように、出力電圧
Ｖo は入力電圧Ｖi より差電圧Ｖa だけ高くなってお
り、出力電圧Ｖo が電源電圧Ｖddに近くなると、電圧Ｖ
ddでリミットされる。同図では、入力電圧Ｖi が１に近
くなると出力電圧Ｖo は１に漸近していくが、これは、
図９に示すソースフォロワ回路において、ＰチャネルＭ
ＯＳトランジスタがカットオフに近くなり、電流源３が
一定電流を流さなくなるためである。従って通常、ソー
スフォロワ回路では、この領域は使用しない。
力の伝達特性を示したものである。同図の縦軸は出力電
圧Ｖo を示し、横軸は入力電圧Ｖi を示す。同図では、
電源電圧Ｖddを１Ｖ、ＭＯＳトランジスタの閾値電圧Ｖ
thを０．２Ｖとした。同図からわかるように、出力電圧
Ｖo は入力電圧Ｖi より差電圧Ｖa だけ高くなってお
り、出力電圧Ｖo が電源電圧Ｖddに近くなると、電圧Ｖ
ddでリミットされる。同図では、入力電圧Ｖi が１に近
くなると出力電圧Ｖo は１に漸近していくが、これは、
図９に示すソースフォロワ回路において、ＰチャネルＭ
ＯＳトランジスタがカットオフに近くなり、電流源３が
一定電流を流さなくなるためである。従って通常、ソー
スフォロワ回路では、この領域は使用しない。
【０００７】
【発明が解決しようとする課題】図１１に示すように、
入力電圧Ｖi を０Ｖから１Ｖまで変化させたとき、出力
電圧Ｖo は約０．２Ｖから１Ｖまでしか変化していな
い。従って、振幅が０．２Ｖ小さくなっている。このよ
うに、従来のソースフォロワ回路構成ではＭＯＳトラン
ジスタの閾値電圧Ｖthに対して、電源電圧Ｖddが充分に
大きい場合には、問題はないが、電源電圧Ｖddが小さく
なり、閾値電圧Ｖthに近づくと、差電圧Ｖa の分（≒
０．２Ｖ）だけ小さくなるために出力のダイナミックレ
ンジがとれなくなるという問題がある。
入力電圧Ｖi を０Ｖから１Ｖまで変化させたとき、出力
電圧Ｖo は約０．２Ｖから１Ｖまでしか変化していな
い。従って、振幅が０．２Ｖ小さくなっている。このよ
うに、従来のソースフォロワ回路構成ではＭＯＳトラン
ジスタの閾値電圧Ｖthに対して、電源電圧Ｖddが充分に
大きい場合には、問題はないが、電源電圧Ｖddが小さく
なり、閾値電圧Ｖthに近づくと、差電圧Ｖa の分（≒
０．２Ｖ）だけ小さくなるために出力のダイナミックレ
ンジがとれなくなるという問題がある。
【０００８】本発明は上記の点に鑑みてなされたもの
で、従来のソースフォロワ回路構成を複雑化することな
く、差電圧Ｖa を低減し、電源電圧Ｖddの低減に対応可
能であるソースフォロワ回路を提供することを目的とす
る。
で、従来のソースフォロワ回路構成を複雑化することな
く、差電圧Ｖa を低減し、電源電圧Ｖddの低減に対応可
能であるソースフォロワ回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明は閾値電圧がＰＮ接合電圧より小さ
く、ソース・ゲート間電圧によりチャネルを形成する効
果の方がチャネル形成を妨げるバックゲート効果より大
きいＭＯＳトランジスタ４と電流源３を含むソースフォ
ロワ回路において、電流源３の一方の端子を第１の電圧
源１に、他方の端子をＭＯＳトランジスタ４のソースに
接続し、ＭＯＳトランジスタ４のドレインを第２の電圧
源６に接続し、入力端子２をＭＯＳトランジスタ４のゲ
ートとバックゲートに接続し、ＭＯＳトランジスタ４の
ソースを出力端子５と接続する。
図である。本発明は閾値電圧がＰＮ接合電圧より小さ
く、ソース・ゲート間電圧によりチャネルを形成する効
果の方がチャネル形成を妨げるバックゲート効果より大
きいＭＯＳトランジスタ４と電流源３を含むソースフォ
ロワ回路において、電流源３の一方の端子を第１の電圧
源１に、他方の端子をＭＯＳトランジスタ４のソースに
接続し、ＭＯＳトランジスタ４のドレインを第２の電圧
源６に接続し、入力端子２をＭＯＳトランジスタ４のゲ
ートとバックゲートに接続し、ＭＯＳトランジスタ４の
ソースを出力端子５と接続する。
【００１０】
【作用】本発明のソースフォロワ回路は、ＭＯＳトラン
ジスタのバックゲートを入力端子に接続することによ
り、ＭＯＳトランジスタのゲート・ソース間の差電位が
Ｖ a であれば、バックゲート・ソース間においても、差
電位Ｖa が生じ、ソースを基準としたバックゲート電
圧、即ちバックゲート・ソース間電圧ＶBSが−Ｖa とな
ることで、閾値電圧ＶTHを小さくするバックゲート効果
を得て、ゲート・ソース間電圧−ドレイン・ソース電流
（Ｖgs−Ｉds）特性における、Ｖgs−Ｉds曲線が低ゲー
ト・ソース間電圧方向に移動する。このとにより電流源
から供給される一定電流Ｉa に対して、Ｖgs−Ｉds特性
から決まる差電圧Ｖa が小さくなるため、入出力の電位
差が小さくなり、ダイナミックレンジが広がる。
ジスタのバックゲートを入力端子に接続することによ
り、ＭＯＳトランジスタのゲート・ソース間の差電位が
Ｖ a であれば、バックゲート・ソース間においても、差
電位Ｖa が生じ、ソースを基準としたバックゲート電
圧、即ちバックゲート・ソース間電圧ＶBSが−Ｖa とな
ることで、閾値電圧ＶTHを小さくするバックゲート効果
を得て、ゲート・ソース間電圧−ドレイン・ソース電流
（Ｖgs−Ｉds）特性における、Ｖgs−Ｉds曲線が低ゲー
ト・ソース間電圧方向に移動する。このとにより電流源
から供給される一定電流Ｉa に対して、Ｖgs−Ｉds特性
から決まる差電圧Ｖa が小さくなるため、入出力の電位
差が小さくなり、ダイナミックレンジが広がる。
【００１１】
【実施例】図１を参照して説明する。図１の構成は、電
源１にＰチャネルＭＯＳトランジスタ４の駆動のための
電流を流す電流源３の一方の端子が接続され、電流源３
の他方の端子がＰチャネルＭＯＳトランジスタ４のソー
スに接続され、ＰチャネルＭＯＳトランジスタ４のドレ
インは接地され、入力端子２はＰチャネルＭＯＳトラン
ジスタ４のゲートと、バックゲートに接続され、Ｐチャ
ネルＭＯＳトランジスタ４のソースが出力端子５に接続
される。
源１にＰチャネルＭＯＳトランジスタ４の駆動のための
電流を流す電流源３の一方の端子が接続され、電流源３
の他方の端子がＰチャネルＭＯＳトランジスタ４のソー
スに接続され、ＰチャネルＭＯＳトランジスタ４のドレ
インは接地され、入力端子２はＰチャネルＭＯＳトラン
ジスタ４のゲートと、バックゲートに接続され、Ｐチャ
ネルＭＯＳトランジスタ４のソースが出力端子５に接続
される。
【００１２】ここでバックゲート効果について説明す
る。図２はＮチャネルＭＯＳトランジスタを例としてバ
ックゲート効果を説明するための図を示す。Ｎチャネル
ＭＯＳトランジスタはゲートＧへのゲート電圧Ｖg によ
り、チャネルを形成・消滅させ、ソース・ドレイン間電
流Ｉdsをオン・オフする。バックゲート効果はソースＳ
の電位Ｖs を基準にして、ゲート・ソース間電圧−ドレ
イン・ソース電流（Ｖgs−Ｉds）特性に表される。ドレ
イン・ソース間電流Ｉdsはゲート・ソース間電圧Ｖgsが
閾値電圧Ｖth以上にならないと流れない。そこで、ソー
ス電位を基準としたバックゲート・ソース間電圧ＶBSと
して正の電圧を加えると、チャネル部の空乏層の伸びが
抑えられて、バックゲート・ソース間電圧ＶBSが加わっ
ていないときよりも小さな電圧Ｖgsでチャネルが形成さ
れ、ドレイン・ソース間電流Ｉdsが流れるようになる。
チャネル形成に必要な最低のゲート・ソース間電圧であ
る閾値電圧ＶTHが小さくなったように振る舞うこの効果
を（正の）バックゲート効果という。
る。図２はＮチャネルＭＯＳトランジスタを例としてバ
ックゲート効果を説明するための図を示す。Ｎチャネル
ＭＯＳトランジスタはゲートＧへのゲート電圧Ｖg によ
り、チャネルを形成・消滅させ、ソース・ドレイン間電
流Ｉdsをオン・オフする。バックゲート効果はソースＳ
の電位Ｖs を基準にして、ゲート・ソース間電圧−ドレ
イン・ソース電流（Ｖgs−Ｉds）特性に表される。ドレ
イン・ソース間電流Ｉdsはゲート・ソース間電圧Ｖgsが
閾値電圧Ｖth以上にならないと流れない。そこで、ソー
ス電位を基準としたバックゲート・ソース間電圧ＶBSと
して正の電圧を加えると、チャネル部の空乏層の伸びが
抑えられて、バックゲート・ソース間電圧ＶBSが加わっ
ていないときよりも小さな電圧Ｖgsでチャネルが形成さ
れ、ドレイン・ソース間電流Ｉdsが流れるようになる。
チャネル形成に必要な最低のゲート・ソース間電圧であ
る閾値電圧ＶTHが小さくなったように振る舞うこの効果
を（正の）バックゲート効果という。
【００１３】図１の構成のように、入力端子２からの入
力をバックゲートに加えると、入力電圧と出力電圧の差
電圧，即ち、ＰチャネルＭＯＳトランジスタのゲート・
ソース間には差電位Ｖa があり、バックゲート・ソース
間にも差電位Ｖa が生じる。これは、ソースの電位ＶS
を基準にすると、バックゲート・ソース間電圧ＶBSが−
Ｖa になり、一定電流Ｉa が流されると、バックゲート
・ソース電圧ＶBS＝−Ｖa も一定となる。このＶBS＝−
Ｖa はバックゲート効果として閾値電圧ＶTHを小さくす
るように働く。
力をバックゲートに加えると、入力電圧と出力電圧の差
電圧，即ち、ＰチャネルＭＯＳトランジスタのゲート・
ソース間には差電位Ｖa があり、バックゲート・ソース
間にも差電位Ｖa が生じる。これは、ソースの電位ＶS
を基準にすると、バックゲート・ソース間電圧ＶBSが−
Ｖa になり、一定電流Ｉa が流されると、バックゲート
・ソース電圧ＶBS＝−Ｖa も一定となる。このＶBS＝−
Ｖa はバックゲート効果として閾値電圧ＶTHを小さくす
るように働く。
【００１４】図３は本発明のＶgs−Ｉds（ゲート・ソー
ス間電圧・ドレイン・ソース電流）特性を示すグラフで
ある。同グラフの縦軸は、ドレイン・ソース電流Ｉdsを
示し、横軸は、ゲート・ソース間電圧Ｖgsを示す。同グ
ラフが示すように、図１の本発明の構成によりバックゲ
ート効果が得られ、一定電流Ｉa をＰチャネルＭＯＳト
ランジスタ４に流した場合、電圧はＶa より小さな電圧
Ｖa ’に落ち着くことが分かる。これは、Ｖgs−Ｉds曲
線を低ゲート・ソース電圧方向へシフトさせることにな
り、一定電流Ｉa に対して決定される差電位はＶa ”
（Ｖa ”＜Ｖa ）である。但し、差電位がＶa ”となる
と、バックゲート電圧ＶBSも−Ｖa ”となり、その効果
が小さくなるため、バックゲート電圧ＶBSにより、差電
圧Ｖa が小さくなる働きと、バックゲート電圧ＶBSが小
さくなることで、バックゲート効果が小さくなる働きの
２つが、釣り合うような差電圧Ｖa ’（Ｖa ”＜Ｖa ’
＜Ｖ a ）に落ち着く。
ス間電圧・ドレイン・ソース電流）特性を示すグラフで
ある。同グラフの縦軸は、ドレイン・ソース電流Ｉdsを
示し、横軸は、ゲート・ソース間電圧Ｖgsを示す。同グ
ラフが示すように、図１の本発明の構成によりバックゲ
ート効果が得られ、一定電流Ｉa をＰチャネルＭＯＳト
ランジスタ４に流した場合、電圧はＶa より小さな電圧
Ｖa ’に落ち着くことが分かる。これは、Ｖgs−Ｉds曲
線を低ゲート・ソース電圧方向へシフトさせることにな
り、一定電流Ｉa に対して決定される差電位はＶa ”
（Ｖa ”＜Ｖa ）である。但し、差電位がＶa ”となる
と、バックゲート電圧ＶBSも−Ｖa ”となり、その効果
が小さくなるため、バックゲート電圧ＶBSにより、差電
圧Ｖa が小さくなる働きと、バックゲート電圧ＶBSが小
さくなることで、バックゲート効果が小さくなる働きの
２つが、釣り合うような差電圧Ｖa ’（Ｖa ”＜Ｖa ’
＜Ｖ a ）に落ち着く。
【００１５】図４は本発明の第１の実施例を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。
【００１６】本実施例の構成は、電源１に、Ｐチャネル
ＭＯＳトランジスタＭ1 及びＰチャネルＭＯＳトランジ
スタＭ2 のソースを接続し、それぞれのＰチャネルＭＯ
ＳトランジスタのゲートをＰチャネルＭＯＳトランジス
タＭ1 のドレインに接続し、そのドレインに抵抗Ｒ1 の
一方の端子を接続し、他方の端子を接地する。Ｐチャネ
ルＭＯＳトランジスタＭ3 のドレインを接地し、さら
に、ソースは出力端子５及びＰチャネルＭＯＳトランジ
スタＭ2 のドレインに接続し、入力端子２はゲート及び
バックゲートに接続する。本実施例の構成は、Ｐチャネ
ルＭＯＳトランジスタＭ1 とポリシリコン又は、拡散に
よる抵抗Ｒ1 により一定電流Ｉo を定め、ＰチャネルＭ
ＯＳトランジスタＭ1 ，Ｍ2 によりＰチャネルＭＯＳト
ランジスタＭ2 にカレントミラーを行い、ＰチャネルＭ
ＯＳトランジスタＭ2 を流れる電流を定電流Ｉo として
使用し、ＰチャネルＭＯＳトランジスタＭ3 に本発明を
応用してソースフォロワ回路を構成するものである。
ＭＯＳトランジスタＭ1 及びＰチャネルＭＯＳトランジ
スタＭ2 のソースを接続し、それぞれのＰチャネルＭＯ
ＳトランジスタのゲートをＰチャネルＭＯＳトランジス
タＭ1 のドレインに接続し、そのドレインに抵抗Ｒ1 の
一方の端子を接続し、他方の端子を接地する。Ｐチャネ
ルＭＯＳトランジスタＭ3 のドレインを接地し、さら
に、ソースは出力端子５及びＰチャネルＭＯＳトランジ
スタＭ2 のドレインに接続し、入力端子２はゲート及び
バックゲートに接続する。本実施例の構成は、Ｐチャネ
ルＭＯＳトランジスタＭ1 とポリシリコン又は、拡散に
よる抵抗Ｒ1 により一定電流Ｉo を定め、ＰチャネルＭ
ＯＳトランジスタＭ1 ，Ｍ2 によりＰチャネルＭＯＳト
ランジスタＭ2 にカレントミラーを行い、ＰチャネルＭ
ＯＳトランジスタＭ2 を流れる電流を定電流Ｉo として
使用し、ＰチャネルＭＯＳトランジスタＭ3 に本発明を
応用してソースフォロワ回路を構成するものである。
【００１７】図５は本発明の第２の実施例を示す。同図
は大容量負荷を駆動する場合に本発明を適用した例を示
すものである。同図中、図１と同一構成部分には同一符
号を付し、その説明を省略する。Ｍ1 ，Ｍ2 ，Ｍ3 はそ
れぞれ、ＰチャネルＭＯＳトランジスタである。本実施
例の構成は図４の第１の実施例の構成に対して、パルス
入力のように急激に変化する入力を受けて大容量負荷を
駆動する場合の応用例である。
は大容量負荷を駆動する場合に本発明を適用した例を示
すものである。同図中、図１と同一構成部分には同一符
号を付し、その説明を省略する。Ｍ1 ，Ｍ2 ，Ｍ3 はそ
れぞれ、ＰチャネルＭＯＳトランジスタである。本実施
例の構成は図４の第１の実施例の構成に対して、パルス
入力のように急激に変化する入力を受けて大容量負荷を
駆動する場合の応用例である。
【００１８】図６は本発明の第２の実施例を説明するた
めの図を示す。本実施例では、パルス入力が１から０に
変化するときを考える。出力（ソース）に付加されてい
る大きな容量Ｃが１Ｖまで充電されているとすると、入
力とバックゲートが急に０に変化したとき、基板・ソー
ス間には、ＰＮ接合の
めの図を示す。本実施例では、パルス入力が１から０に
変化するときを考える。出力（ソース）に付加されてい
る大きな容量Ｃが１Ｖまで充電されているとすると、入
力とバックゲートが急に０に変化したとき、基板・ソー
ス間には、ＰＮ接合の
【数１】 を上回る順方向電圧が瞬間的にかかり、ソースから基板
へ電流が流れてしまう。これを防ぐため、ＰチャネルＭ
ＯＳトランジスタＭ3 のソース・ゲート間に閾値がＰＮ
接合の閾値より小さいショットキーダイオード７を付与
し、ソース・ゲート間の電位差がＰＮ接合の閾値以下に
なるようにしたものである。ショットキーダイオード７
は半導体中に存在する多数キャリアを使用するためにＰ
Ｎ接合で生じるキャリアの蓄積の問題が生じない。
へ電流が流れてしまう。これを防ぐため、ＰチャネルＭ
ＯＳトランジスタＭ3 のソース・ゲート間に閾値がＰＮ
接合の閾値より小さいショットキーダイオード７を付与
し、ソース・ゲート間の電位差がＰＮ接合の閾値以下に
なるようにしたものである。ショットキーダイオード７
は半導体中に存在する多数キャリアを使用するためにＰ
Ｎ接合で生じるキャリアの蓄積の問題が生じない。
【００１９】これにより、本実施例の構成は、パルス入
力時におけるＰチャネルＭＯＳトランジスタＭ3 のゲー
ト入力の電圧変化に対し、出力電圧が追従せず、Ｐチャ
ネルＭＯＳトランジスタＭ3 のドレイン・基板間に大き
な電位差が発生し、ドレイン・基板間の順方向電流が流
れるのを防ぐ構成である。
力時におけるＰチャネルＭＯＳトランジスタＭ3 のゲー
ト入力の電圧変化に対し、出力電圧が追従せず、Ｐチャ
ネルＭＯＳトランジスタＭ3 のドレイン・基板間に大き
な電位差が発生し、ドレイン・基板間の順方向電流が流
れるのを防ぐ構成である。
【００２０】図７は本発明の第３の実施例を示す。本実
施例は、本発明をＭＯＳダイオードに応用した例であ
る。従来のＭＯＳダイオードのソース・ドレイン間の電
圧ドロップは閾値電圧Ｖth以下にはならなかったが、本
発明を適用することにより電圧は閾値電圧Ｖthとするこ
とができる。
施例は、本発明をＭＯＳダイオードに応用した例であ
る。従来のＭＯＳダイオードのソース・ドレイン間の電
圧ドロップは閾値電圧Ｖth以下にはならなかったが、本
発明を適用することにより電圧は閾値電圧Ｖthとするこ
とができる。
【００２１】上記のように、バックゲート電圧を入力電
圧とすることにより、バックゲート効果を用いて、入出
力の差電圧Ｖa を小さくするものであるが、これは、ソ
ースフォロワの出力が“入力＋Ｖa ”で定まることを利
用し、ＰチャネルＭＯＳトランジスタのソース電位が
“入力＋Ｖa ”となるため、バックゲート電圧を入力電
位Ｖi とし、ソースとバックゲート間に、“−Ｖa ”な
る一定電圧をかけることが可能であることを利用したも
のである。
圧とすることにより、バックゲート効果を用いて、入出
力の差電圧Ｖa を小さくするものであるが、これは、ソ
ースフォロワの出力が“入力＋Ｖa ”で定まることを利
用し、ＰチャネルＭＯＳトランジスタのソース電位が
“入力＋Ｖa ”となるため、バックゲート電圧を入力電
位Ｖi とし、ソースとバックゲート間に、“−Ｖa ”な
る一定電圧をかけることが可能であることを利用したも
のである。
【００２２】図８は本発明の入出力特性及び従来回路か
らの改善効果を示すグラフである。同グラフの縦軸は出
力電圧を示し、横軸は入力電圧を示す。同グラフに示さ
れる結果は、電源電圧Ｖdd＝１Ｖ，閾値電圧Ｖth＝０．
２Ｖ，電流Ｉa ＝８０μＡとして得たものである。同グ
ラフ中、点線で示されるのは従来の電位ａであり、一点
鎖線で示されるのは本発明の電位ｂである。同図から分
かるように、従来ａの線と、本発明のｂの線との電位差
ｃが生じる。このシミュレーションの結果、本発明のソ
ースフォロワ回路は、従来の回路と比較して０．０５Ｖ
程度改善されている。
らの改善効果を示すグラフである。同グラフの縦軸は出
力電圧を示し、横軸は入力電圧を示す。同グラフに示さ
れる結果は、電源電圧Ｖdd＝１Ｖ，閾値電圧Ｖth＝０．
２Ｖ，電流Ｉa ＝８０μＡとして得たものである。同グ
ラフ中、点線で示されるのは従来の電位ａであり、一点
鎖線で示されるのは本発明の電位ｂである。同図から分
かるように、従来ａの線と、本発明のｂの線との電位差
ｃが生じる。このシミュレーションの結果、本発明のソ
ースフォロワ回路は、従来の回路と比較して０．０５Ｖ
程度改善されている。
【００２３】
【発明の効果】上述のように、本発明によれば、ソース
フォロワ回路の入力端子をＭＯＳトランジスタのゲート
及びバックゲートに接続することにより閾値電圧Ｖthを
低下させるバックゲート効果が得られ、ソースフォロワ
回路においてその入出力電圧の差電圧Ｖa を小さくす
る。これにより、ソースフォロワ回路は回路構成を複雑
化することなく、電源電圧の低減に対応可能となり、低
電圧電源下においても使用可能となる。
フォロワ回路の入力端子をＭＯＳトランジスタのゲート
及びバックゲートに接続することにより閾値電圧Ｖthを
低下させるバックゲート効果が得られ、ソースフォロワ
回路においてその入出力電圧の差電圧Ｖa を小さくす
る。これにより、ソースフォロワ回路は回路構成を複雑
化することなく、電源電圧の低減に対応可能となり、低
電圧電源下においても使用可能となる。
【図１】本発明の原理構成図である。
【図２】ＮチャネルＭＯＳトランジスタを例としてバッ
クゲート効果を説明するための図である。
クゲート効果を説明するための図である。
【図３】本発明のＶgs−Ｉds特性への影響を示すグラフ
である。
である。
【図４】本発明の第１の実施例を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第２の実施例を説明するための図であ
る。
る。
【図７】本発明の第３の実施例を示す図である。
【図８】本発明の入出力特性及び従来回路からの改善効
果を示すグラフである。
果を示すグラフである。
【図９】従来の回路構成を示す図である。
【図１０】Ｖgs−Ｉds特性をバックゲート電圧を零とし
て示した図である。
て示した図である。
【図１１】従来のソースフォロワ回路の入出力の伝達特
性を示す図である。
性を示す図である。
１ 電圧電源 ２ 入力端子 ３ 定電流源 ４ ＭＯＳトランジスタ ５ 出力端子 ６ 接地電源 ７ ダイオード Ｍ1 ，Ｍ2 ，Ｍ3 ＭＯＳトランジスタ Ｒ1 抵抗
Claims (1)
- 【請求項１】 閾値電圧がＰＮ接合電圧より小さく、ソ
ース・ゲート間電圧によりチャネルを形成する効果の方
がチャネル形成を妨げるバックゲート効果より大きいＭ
ＯＳトランジスタと電流源を含むソースフォロワ回路に
おいて、 電流源の一方の端子を第１の電圧源に、他方の端子を前
記ＭＯＳトランジスタのソースに接続し、前記ＭＯＳト
ランジスタのドレインを第２の電圧源に接続し、入力端
子を前記ＭＯＳトランジスタのゲートとバックゲートに
接続し、前記ＭＯＳトランジスタのソースを出力端子と
接続することを特徴とするソースフォロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP401192A JPH05191170A (ja) | 1992-01-13 | 1992-01-13 | ソースフォロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP401192A JPH05191170A (ja) | 1992-01-13 | 1992-01-13 | ソースフォロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191170A true JPH05191170A (ja) | 1993-07-30 |
Family
ID=11573033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP401192A Pending JPH05191170A (ja) | 1992-01-13 | 1992-01-13 | ソースフォロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191170A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791391B2 (en) | 2001-07-16 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Level shifting circuit |
| JP2007140799A (ja) * | 2005-11-16 | 2007-06-07 | Univ Waseda | リファレンス回路 |
| WO2011115109A1 (ja) * | 2010-03-15 | 2011-09-22 | 独立行政法人産業技術総合研究所 | ソースフォロア増幅器 |
| JP2011217365A (ja) * | 2010-03-15 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | ソースフォロア増幅器 |
| JP2011234117A (ja) * | 2010-04-27 | 2011-11-17 | Renesas Electronics Corp | バイアス回路、電力増幅器及びカレントミラー回路 |
| CN103199848A (zh) * | 2013-03-11 | 2013-07-10 | 香港中国模拟技术有限公司 | 基于pmos晶体管的源极跟随器 |
| CN103199849A (zh) * | 2013-03-11 | 2013-07-10 | 香港中国模拟技术有限公司 | 基于深n阱nmos晶体管的源极跟随器 |
| WO2014139077A1 (zh) * | 2013-03-11 | 2014-09-18 | 香港中国模拟技术有限公司 | 基于深n阱nmos晶体管的源极跟随器 |
| WO2014139076A1 (zh) * | 2013-03-11 | 2014-09-18 | 香港中国模拟技术有限公司 | 基于pmos晶体管的源级跟随器 |
-
1992
- 1992-01-13 JP JP401192A patent/JPH05191170A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791391B2 (en) | 2001-07-16 | 2004-09-14 | Matsushita Electric Industrial Co., Ltd. | Level shifting circuit |
| JP2007140799A (ja) * | 2005-11-16 | 2007-06-07 | Univ Waseda | リファレンス回路 |
| WO2011115109A1 (ja) * | 2010-03-15 | 2011-09-22 | 独立行政法人産業技術総合研究所 | ソースフォロア増幅器 |
| JP2011217365A (ja) * | 2010-03-15 | 2011-10-27 | National Institute Of Advanced Industrial Science & Technology | ソースフォロア増幅器 |
| JP2011234117A (ja) * | 2010-04-27 | 2011-11-17 | Renesas Electronics Corp | バイアス回路、電力増幅器及びカレントミラー回路 |
| CN103199848A (zh) * | 2013-03-11 | 2013-07-10 | 香港中国模拟技术有限公司 | 基于pmos晶体管的源极跟随器 |
| CN103199849A (zh) * | 2013-03-11 | 2013-07-10 | 香港中国模拟技术有限公司 | 基于深n阱nmos晶体管的源极跟随器 |
| WO2014139077A1 (zh) * | 2013-03-11 | 2014-09-18 | 香港中国模拟技术有限公司 | 基于深n阱nmos晶体管的源极跟随器 |
| WO2014139076A1 (zh) * | 2013-03-11 | 2014-09-18 | 香港中国模拟技术有限公司 | 基于pmos晶体管的源级跟随器 |
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