JPS63114214A - 二層マスクを使用するプラズマエッチング - Google Patents
二層マスクを使用するプラズマエッチングInfo
- Publication number
- JPS63114214A JPS63114214A JP22543187A JP22543187A JPS63114214A JP S63114214 A JPS63114214 A JP S63114214A JP 22543187 A JP22543187 A JP 22543187A JP 22543187 A JP22543187 A JP 22543187A JP S63114214 A JPS63114214 A JP S63114214A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- mask
- thickness
- range
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001020 plasma etching Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 26
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical group [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 229910052804 chromium Inorganic materials 0.000 claims description 10
- 239000011651 chromium Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052801 chlorine Inorganic materials 0.000 claims description 6
- 239000000460 chlorine Substances 0.000 claims description 6
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- OKJMLYFJRFYBPS-UHFFFAOYSA-J tetraazanium;cerium(4+);tetrasulfate Chemical compound [NH4+].[NH4+].[NH4+].[NH4+].[Ce+4].[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O OKJMLYFJRFYBPS-UHFFFAOYSA-J 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical class [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Chemical class 0.000 claims description 4
- 229910052760 oxygen Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000004215 Carbon black (E152) Substances 0.000 claims 2
- 229930195733 hydrocarbon Natural products 0.000 claims 2
- 150000002430 hydrocarbons Chemical class 0.000 claims 2
- 238000000206 photolithography Methods 0.000 claims 2
- 238000007740 vapor deposition Methods 0.000 claims 2
- 238000007796 conventional method Methods 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0277—Electrolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
投権分互
本発明は、概略、半導体製造分野に関するものであって
、更に詳細には、半導体基板上に非常に小さな幾何学形
状を画定する為に二層マスクを使用するプラズマエツチ
ング方法に関するものである。
、更に詳細には、半導体基板上に非常に小さな幾何学形
状を画定する為に二層マスクを使用するプラズマエツチ
ング方法に関するものである。
盗ｍ敬
デバイス密度を増加させることの要求が継続するに従い
、半導体基板の表面上に非常に小さな幾何学的形状を画
定することが可能であることが一層必要となる。この様
な小さな幾何学的形状を形成する為には、投射したマス
ク用パターンの精密な複写を提供する非常に薄いレジス
ト層を使用することが高度に望ましい。画像分解能及び
画定性は、ホトレジスト層の厚さが増加するに従って、
失われる。
、半導体基板の表面上に非常に小さな幾何学的形状を画
定することが可能であることが一層必要となる。この様
な小さな幾何学的形状を形成する為には、投射したマス
ク用パターンの精密な複写を提供する非常に薄いレジス
ト層を使用することが高度に望ましい。画像分解能及び
画定性は、ホトレジスト層の厚さが増加するに従って、
失われる。
然し乍ら、非常に薄いホトレジスト層を使用することの
可能性は、レジストマスクを介してパターン化されるべ
き下側に存在する層のエツチングに耐える為に十分に厚
いレジスト層を設けることの必要性によって制限されて
いる。特に、プラズマエツチングは、屡々、比較的厚い
レジスト層を必要とする。何故ならば、それは比較的長
いプロセスであり且つ多くのエッチャントガスが直接的
にレジスト物質をアタックするからである。その理由の
為に、プラズマエツチングプロセスにおいてマスクとし
て使用するレジスト層は屡々所望される如くにサブミク
ロンの幾何学的形状を可能とする為には厚すぎることが
多々ある。
可能性は、レジストマスクを介してパターン化されるべ
き下側に存在する層のエツチングに耐える為に十分に厚
いレジスト層を設けることの必要性によって制限されて
いる。特に、プラズマエツチングは、屡々、比較的厚い
レジスト層を必要とする。何故ならば、それは比較的長
いプロセスであり且つ多くのエッチャントガスが直接的
にレジスト物質をアタックするからである。その理由の
為に、プラズマエツチングプロセスにおいてマスクとし
て使用するレジスト層は屡々所望される如くにサブミク
ロンの幾何学的形状を可能とする為には厚すぎることが
多々ある。
上述した理由の為に、プラズマエツチングに関連する比
較的厳しい条件に打ち勝つ為の能力と、高画像分解能１
画定性、及び制御性等の薄いレジスト層の利点とを組合
せる様な方法を提供することが望ましい。
較的厳しい条件に打ち勝つ為の能力と、高画像分解能１
画定性、及び制御性等の薄いレジスト層の利点とを組合
せる様な方法を提供することが望ましい。
且−孜
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、半導体基板上の主要
な層を高分解能でプラズマエツチングする方法であって
、特にサブミクロンの幾何学的形状を形成するのに適し
た方法を提供することを目的とする。
した如き従来技術の欠点を解消し、半導体基板上の主要
な層を高分解能でプラズマエツチングする方法であって
、特にサブミクロンの幾何学的形状を形成するのに適し
た方法を提供することを目的とする。
豊−戊
本発明は、主要な層の上に形成したメタル画像層と該メ
タル画像層の上に直接的に形成した非常に薄いレジスト
層とを包含する二層マスクを使用するものである。該薄
いレジスト層を従来技術によってパターン化し、その場
合に該層の薄さが非常に高い分解能及び所望のパターン
の画定性を可能としている。次いで、該レジストマスク
を使用して、レジスト上のメタルに対して高度に選択性
のある条件下で該メタル画像層をエッチする。次いで、
該メタル画像層を使用して、より一層厳しいプラズマエ
ッチ条件下において該主要な層をパターン化する。
タル画像層の上に直接的に形成した非常に薄いレジスト
層とを包含する二層マスクを使用するものである。該薄
いレジスト層を従来技術によってパターン化し、その場
合に該層の薄さが非常に高い分解能及び所望のパターン
の画定性を可能としている。次いで、該レジストマスク
を使用して、レジスト上のメタルに対して高度に選択性
のある条件下で該メタル画像層をエッチする。次いで、
該メタル画像層を使用して、より一層厳しいプラズマエ
ッチ条件下において該主要な層をパターン化する。
第１の例示的実施例においては、該主要な層はアルミニ
ウムであり且つ該メタル画像層はクロムである。該クロ
ム層を、該レジストマスク及び硫酸セリウムアンモニウ
ムをベースとしたエッチャントの如き従来のウェットク
ロムエッチャントとを使用してパターン化させる０次い
で、その結果得られるクロムマスクを使用して、典型的
には塩素プラスマエッチで、その下側に存在するアルミ
ニウム層をパターン化する。
ウムであり且つ該メタル画像層はクロムである。該クロ
ム層を、該レジストマスク及び硫酸セリウムアンモニウ
ムをベースとしたエッチャントの如き従来のウェットク
ロムエッチャントとを使用してパターン化させる０次い
で、その結果得られるクロムマスクを使用して、典型的
には塩素プラスマエッチで、その下側に存在するアルミ
ニウム層をパターン化する。
第２の例示的実施例においては、該主要な層は有機又は
無機の誘電体であり、且つ該メタル画像層はアルミニウ
ムである。該アルミニウムを、該薄い層のレジストをマ
スクとして使用してウェット又はドライエッチし、且つ
かくしてパターン化したアルミニウム層は該誘電体をプ
ラズマエツチングする為のマスクとして作用する。弗素
プラズマエッチは、典型的に、酸化シリコンや窒化シリ
コン等の無機誘電体層と共に使用し、一方醋素プラズマ
は有機ポリマー誘電体と共に使用することが可能である
。
無機の誘電体であり、且つ該メタル画像層はアルミニウ
ムである。該アルミニウムを、該薄い層のレジストをマ
スクとして使用してウェット又はドライエッチし、且つ
かくしてパターン化したアルミニウム層は該誘電体をプ
ラズマエツチングする為のマスクとして作用する。弗素
プラズマエッチは、典型的に、酸化シリコンや窒化シリ
コン等の無機誘電体層と共に使用し、一方醋素プラズマ
は有機ポリマー誘電体と共に使用することが可能である
。
大流■
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第１図乃至第４図を参照して、本発明方法に基づき半導
体装置を製造する方法の特定の方法に付いて説明する。
体装置を製造する方法の特定の方法に付いて説明する。
半導体装置はシリコンウェハ基板１０（その一部を第１
図乃至第４図に図示しである）の上に形成する。通常、
ウェハは、その上表面上に形成した多様な特徴部（不図
示）、例えばトランジスタ、抵抗、コンデンサ等を包含
している。
図乃至第４図に図示しである）の上に形成する。通常、
ウェハは、その上表面上に形成した多様な特徴部（不図
示）、例えばトランジスタ、抵抗、コンデンサ等を包含
している。
本発明に拠れば、アルミニウム層であるか又はＭ電体層
のいずれかである主要な層１２を従来技術を使用して基
板１０上に形成する。主要なＭ１２を、メタル画像層１
４及びレジスト層１６を包含する二層マスクを使用して
パターン化する。尚、該二層マスクは、主要な層の高分
解能プラズマエツチングを与える為に特に意図されてい
るものである。
のいずれかである主要な層１２を従来技術を使用して基
板１０上に形成する。主要なＭ１２を、メタル画像層１
４及びレジスト層１６を包含する二層マスクを使用して
パターン化する。尚、該二層マスクは、主要な層の高分
解能プラズマエツチングを与える為に特に意図されてい
るものである。
本発明の第１実施例において、主要な層１２は、スパッ
タ付着又は蒸着等の従来技術によって形成されるアルミ
ニウム層である。通常、アルミニウムＭ！Ｊ１２は、基
板１０上に形成した種々の特徴部を相互接続する為に意
図されたメタリゼーション層である。
タ付着又は蒸着等の従来技術によって形成されるアルミ
ニウム層である。通常、アルミニウムＭ！Ｊ１２は、基
板１０上に形成した種々の特徴部を相互接続する為に意
図されたメタリゼーション層である。
主要なＭ１２がアルミニウムである場合、メタル画像層
はクロムであり、典型的にスパッタ付着又は蒸着によっ
て与えられる。クロム層１４は。
はクロムであり、典型的にスパッタ付着又は蒸着によっ
て与えられる。クロム層１４は。
以後に説明する様に、主要な層１２の爾後のプラズマエ
ツチングに耐える為に十分に厚くなければならない、１
００乃至２，０００人の範囲内の厚さ、又は更により通
常の約５ｏＯ乃至１，０００人の範囲内の厚さが好適で
ある。
ツチングに耐える為に十分に厚くなければならない、１
００乃至２，０００人の範囲内の厚さ、又は更により通
常の約５ｏＯ乃至１，０００人の範囲内の厚さが好適で
ある。
別の実施例においては、該主要な層１２はｖＩ誘電体層
あり、酸化シリコン及び窒化シリコン等の無機誘電体と
、ポリイミド等の有機誘電体の両方を包含する。誘電体
層１２は従来技術で形成する。
あり、酸化シリコン及び窒化シリコン等の無機誘電体と
、ポリイミド等の有機誘電体の両方を包含する。誘電体
層１２は従来技術で形成する。
無機誘電体の場合、この様な技術は、熱酸化（ＷＩＩ化
シリコンに対して）及び化学蒸着（ＣＶＤ）を包含する
。有機誘電体を使用する場合、従来のスピンオン技術に
よって液体樹脂を付与することが可能である。
シリコンに対して）及び化学蒸着（ＣＶＤ）を包含する
。有機誘電体を使用する場合、従来のスピンオン技術に
よって液体樹脂を付与することが可能である。
誘電体主要層１２の場合、メタル画像層１４はアルミニ
ウムである。この場合も、アルミニウム層１４は十分に
厚く、主要な誘電体層１２の爾後のプラズマエツチング
の間にマスクとして作用する。約１００乃至ｉ、ｏｏｏ
人の範囲内、−層通常的には約２００乃至５００人の範
囲内の厚さが好適である。
ウムである。この場合も、アルミニウム層１４は十分に
厚く、主要な誘電体層１２の爾後のプラズマエツチング
の間にマスクとして作用する。約１００乃至ｉ、ｏｏｏ
人の範囲内、−層通常的には約２００乃至５００人の範
囲内の厚さが好適である。
レジスト層１６の性質は主要な層１２の性質に依存する
ものではないが、下側に存在するメタル画像層１４を保
護することが可能でなければならない。好適なレジスト
物質は、ホトレジスト、電子ビームレジスト、及びＸ線
レジストを包含する。
ものではないが、下側に存在するメタル画像層１４を保
護することが可能でなければならない。好適なレジスト
物質は、ホトレジスト、電子ビームレジスト、及びＸ線
レジストを包含する。
レジスト層の厚さは、所望の画像分解能と凹凸の成る表
面地形性を被覆する為の必要性との両方に依存する。平
坦化させた表面の場合、０．２ミクロン程の薄さのレジ
ストを使用することが可能であり、０．５ミクロン以下
のエツチングした幾何学的形状が与えられる。凹凸の成
る表面地形性の場合、約１乃至２ミクロンの範囲内の厚
さを持ったレジスト層とする場合がある。該レジストは
。
面地形性を被覆する為の必要性との両方に依存する。平
坦化させた表面の場合、０．２ミクロン程の薄さのレジ
ストを使用することが可能であり、０．５ミクロン以下
のエツチングした幾何学的形状が与えられる。凹凸の成
る表面地形性の場合、約１乃至２ミクロンの範囲内の厚
さを持ったレジスト層とする場合がある。該レジストは
。
従来のスピンオン技術によって所望の厚さに付与し、且
つ硬化させる。
つ硬化させる。
第２図を参照すると、レジスト層１６を１例えばホトレ
ジスト用の光露光、電子ビームレジスト用の電子ビーム
露光、及びＸ線レジスト用のＸ線露光等の従来技術によ
ってパターン化させる。露光の後に、該レジストを現像
して、下側に存在するメタル画像層１４の爾後のエツチ
ングの為の所望のマスクを与える。
ジスト用の光露光、電子ビームレジスト用の電子ビーム
露光、及びＸ線レジスト用のＸ線露光等の従来技術によ
ってパターン化させる。露光の後に、該レジストを現像
して、下側に存在するメタル画像層１４の爾後のエツチ
ングの為の所望のマスクを与える。
レジスト層１６をパターン化すると、それは、第３図に
示した如く、メタル画像層１４をエツチングする為のマ
スクとして使用する。クロムメタル画像層１４は、例え
ば硫酸セリウムアンモニウムをベースとしたエッチャン
ト等の従来のウェットエッチャントを使用して室温でエ
ッチすることが可能である。アルミニウムメタル画像層
１４は、燐酸／硝酸混合物を使用してウェットエッチす
るか、又はＣＣ１，、ＣＣｌ４．ＨＣＩ、ＣＩ□又はＢ
ＣＩ、等の塩素プラズマを使用してドライエッチするこ
とが可能である。
示した如く、メタル画像層１４をエツチングする為のマ
スクとして使用する。クロムメタル画像層１４は、例え
ば硫酸セリウムアンモニウムをベースとしたエッチャン
ト等の従来のウェットエッチャントを使用して室温でエ
ッチすることが可能である。アルミニウムメタル画像層
１４は、燐酸／硝酸混合物を使用してウェットエッチす
るか、又はＣＣ１，、ＣＣｌ４．ＨＣＩ、ＣＩ□又はＢ
ＣＩ、等の塩素プラズマを使用してドライエッチするこ
とが可能である。
パターン化の後、メタル画像Ｗ１１４を該主要な層１２
をプラズマエツチングする為のマスクとして使用する。
をプラズマエツチングする為のマスクとして使用する。
アルミニウム主要層１２の場合、塩素プラズマを上述し
た如くに使用する。誘電体主要層の場合、プラズマの性
質は誘電体の性質に依存する。ポリイミド等の有機誘電
体の場合、酸素プラズマが好適である。二酸化シリコン
及び窒化シリコン等の無機誘電体の場合、ＣＦ、及びＣ
ＨＦ２等の弗素プラズマが好適である。
た如くに使用する。誘電体主要層の場合、プラズマの性
質は誘電体の性質に依存する。ポリイミド等の有機誘電
体の場合、酸素プラズマが好適である。二酸化シリコン
及び窒化シリコン等の無機誘電体の場合、ＣＦ、及びＣ
ＨＦ２等の弗素プラズマが好適である。
エツチングの後に、基板は第４図に示した如くに表れ、
レジスト層１６は主要な層のプラズマエッチの間に除去
されている。所望により、メタル画像Ｍ！Ｊ１４を従来
技術によって除去することが可能である。クロム画像層
は、硫酸セリウムアンモニウムをベースとしたエッチャ
ントで又は酸素プラズマでウェットエツチングによって
除去することが可能である。アルミニウムメタル画像層
１４を、典型的には７０℃の高温で燐酸／硝酸混合物を
使用してウェットエツチングによって、又は塩素をベー
スとしたプラズマでドライエツチングによって除去する
ことが可能である。
レジスト層１６は主要な層のプラズマエッチの間に除去
されている。所望により、メタル画像Ｍ！Ｊ１４を従来
技術によって除去することが可能である。クロム画像層
は、硫酸セリウムアンモニウムをベースとしたエッチャ
ントで又は酸素プラズマでウェットエツチングによって
除去することが可能である。アルミニウムメタル画像層
１４を、典型的には７０℃の高温で燐酸／硝酸混合物を
使用してウェットエツチングによって、又は塩素をベー
スとしたプラズマでドライエツチングによって除去する
ことが可能である。
本発明を使用することにより、アルミニウムメタリゼー
ション層及び有機及び無機誘電体層の両方の高分解能プ
ラズマエツチングが提供される。
ション層及び有機及び無機誘電体層の両方の高分解能プ
ラズマエツチングが提供される。
メタル画像層及びレジスト層の両方を包含する二層マス
クを使用することによって、高分解能及び画定性を提供
する非常に薄いレジスト層を使用することが可能である
０次いで、メタル画像層をパターン形成する為のホトレ
ジストを使用することによって、薄いホトレジストの高
分解能とメタルの耐性との両方を結合させたマスクが得
られる。
クを使用することによって、高分解能及び画定性を提供
する非常に薄いレジスト層を使用することが可能である
０次いで、メタル画像層をパターン形成する為のホトレ
ジストを使用することによって、薄いホトレジストの高
分解能とメタルの耐性との両方を結合させたマスクが得
られる。
以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図は表面上に主要な層とメタル画像層とレジスト層
とを順次形成した従来の半導体基板を示した概略断面図
、第２図は第１図の構成においてレジスト層をパターン
形成した状態を示した概略断面図、第３図は第２図の構
成において該レジスト層をマスクとして使用してメタル
画像層をパターン形成した状態を示した概略断面図、第
４図は第３図の構成において該メタル画像層をマスクと
して使用して該主要な層をパターン形成した状態を示し
た概略断面図、である。 （符号の説明） １０：基板 １２：主要な層 １４：メタル画像層 １６：レジスト層 特許出願人 フェアチャイルド セミコンダクタ
コーポレーショ ン
とを順次形成した従来の半導体基板を示した概略断面図
、第２図は第１図の構成においてレジスト層をパターン
形成した状態を示した概略断面図、第３図は第２図の構
成において該レジスト層をマスクとして使用してメタル
画像層をパターン形成した状態を示した概略断面図、第
４図は第３図の構成において該メタル画像層をマスクと
して使用して該主要な層をパターン形成した状態を示し
た概略断面図、である。 （符号の説明） １０：基板 １２：主要な層 １４：メタル画像層 １６：レジスト層 特許出願人 フェアチャイルド セミコンダクタ
コーポレーショ ン
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成した主要な層をプラズマエッチ
ングする方法において、前記主要な層の上にメタル画像
層を形成し、前記薄いメタル層上に薄いレジスト層を形
成し、前記レジストをホトリソグラフィによってパター
ニングして第１マスクを形成し、前記第１マスクを介し
て前記薄いメタル層をエッチングして第２マスクを形成
し、前記第２マスクを介して前記主要な層をプラズマエ
ッチングする、上記各ステップを有することを特徴とす
る方法。 ２、特許請求の範囲第１項において、前記レジストは約
０．２乃至２ミクロンの範囲内の厚さを持ったホトレジ
ストであることを特徴とする方法。 ３、特許請求の範囲第１項において、前記レジストは約
０．２乃至２ミクロンの範囲内の厚さを持った電子ビー
ムレジストであることを特徴とする方法。 ４、特許請求の範囲第１項において、前記レジストは約
０．２乃至２ミクロンの範囲内の厚さを持ったＸ線レジ
ストであることを特徴とする方法。 ５、特許請求の範囲第１項において、前記主要な層はア
ルミニウムであり、且つ前記薄いメタル層は約１００乃
至２，０００Åの範囲内の厚さを持ったクロムであるこ
とを特徴とする方法。 ６、特許請求の範囲第５項において、前記クロム層を室
温において硫酸セリウムアンモニウムをベースとしたエ
ッチャントでウェットエッチすることを特徴とする方法
。 ７、特許請求の範囲第５項において、前記アルミニウム
層を塩素化プラズマでエッチングすることを特徴とする
方法。 ８、特許請求の範囲第１項において、前記主要な層は二
酸化シリコン誘電体であり、且つ前記薄いメタル層は１
００乃至１，０００Åの範囲内の厚さを持ったアルミニ
ウムであることを特徴とする方法。 ９、特許請求の範囲第８項において、前記アルミニウム
層を高温において燐酸／硝酸混合物でウェットエッチす
ることを特徴とする方法。 １０、特許請求の範囲第８項において、前記アルミニウ
ム層を塩素プラズマでドライエッチすることを特徴とす
る方法。 １１、特許請求の範囲第８項において、前記二酸化シリ
コン誘電体層を弗素化炭化水素又は酸素プラズマでエッ
チングすることを特徴とする方法。 １２、半導体基板上のアルミニウム層をエッチングする
方法において、前記アルミニウム層上に約５００乃至１
，０００Åの範囲内の厚さを持ったクロムの層を形成し
、前記クロム層上に薄いレジスト層を形成し、前記レジ
スト層をホトリソグラフィによってパターン形成して第
１マスクを形成し、前記第１マスクを介して硫酸セリウ
ムアンモニウムで前記クロム層をエッチングして第２マ
スクを形成し、前記第２マスクを介して塩素プラズマエ
ッチャントで前記アルミニウム層をプラズマエッチング
する、上記各ステップを有することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持ったホト
レジストであることを特徴とする方法。 １４、特許請求の範囲第１２項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持った電子
ビームレジストであることを特徴とする方法。 １５、特許請求の範囲第１２項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持ったＸ線
レジストであることを特徴とする方法。 １６、特許請求の範囲第１２項において、前記クロム層
をスパッタリング又は蒸着によって形成されることを特
徴とする方法。 １７、半導体基板上の二酸化シリコン誘電体層をエッチ
ングする方法において、前記誘電体層上に約１００乃至
１，０００Åの範囲内の厚さを持ったアルミニウムの層
を形成し、前記アルミニウム層上に薄いレジスト層を形
成し、前記レジスト層をホトリソグラフィによってパタ
ーン化して第１マスクを形成し、前記第１マスクを介し
て前記アルミニウム層をエッチングして第２マスクをエ
ッチング形成し、前記第２マスクを介して前記誘電体層
を弗素化炭化水素又は酸素プラズマでプラズマエッチン
グする、上記各ステップを有することを特徴とする方法
。 １８、特許請求の範囲第１７項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持ったホト
レジストであることを特徴とする方法。 １９、特許請求の範囲第１７項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持った電子
ビームレジストであることを特徴とする方法。 ２０、特許請求の範囲第１７項において、前記レジスト
は約０．２乃至２ミクロンの範囲内の厚さを持ったＸ線
レジストであることを特徴とする方法。 ２１、特許請求の範囲第１７項において、前記アルミニ
ウム層はスパッタリング又は蒸着によって形成すること
を特徴とする方法。 ２２、特許請求の範囲第１７項において、前記アルミニ
ウム層をウェットエッチすることを特徴とする方法。 ２３、特許請求の範囲第１７項において、前記アルミニ
ウム層をドライエッチすることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90634686A | 1986-09-11 | 1986-09-11 | |
| US906,346 | 1986-09-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114214A true JPS63114214A (ja) | 1988-05-19 |
Family
ID=25422293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22543187A Pending JPS63114214A (ja) | 1986-09-11 | 1987-09-10 | 二層マスクを使用するプラズマエッチング |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0260201B1 (ja) |
| JP (1) | JPS63114214A (ja) |
| DE (1) | DE3779528T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291090A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 酸化シリコン膜のドライ・エッチング方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4919748A (en) * | 1989-06-30 | 1990-04-24 | At&T Bell Laboratories | Method for tapered etching |
| KR920015482A (ko) * | 1991-01-30 | 1992-08-27 | 김광호 | 광리소그라피의 한계해상도 이하의 미세패턴 형성방법 |
| US6165375A (en) | 1997-09-23 | 2000-12-26 | Cypress Semiconductor Corporation | Plasma etching method |
| US6620727B2 (en) * | 2001-08-23 | 2003-09-16 | Texas Instruments Incorporated | Aluminum hardmask for dielectric etch |
| CN102590924B (zh) * | 2011-01-07 | 2014-08-20 | 志圣工业股份有限公司 | 导光板制造方法、导光板及罩板 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971684A (en) * | 1973-12-03 | 1976-07-27 | Hewlett-Packard Company | Etching thin film circuits and semiconductor chips |
| US4165395A (en) * | 1977-06-30 | 1979-08-21 | International Business Machines Corporation | Process for forming a high aspect ratio structure by successive exposures with electron beam and actinic radiation |
| FR2399486A1 (fr) * | 1977-08-04 | 1979-03-02 | Comp Generale Electricite | Procede de gravure d'une couche metallique par attaque ionique |
| US4172004A (en) * | 1977-10-20 | 1979-10-23 | International Business Machines Corporation | Method for forming dense dry etched multi-level metallurgy with non-overlapped vias |
| US4484978A (en) * | 1983-09-23 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Etching method |
-
1987
- 1987-09-10 JP JP22543187A patent/JPS63114214A/ja active Pending
- 1987-09-11 EP EP19870402028 patent/EP0260201B1/en not_active Expired
- 1987-09-11 DE DE19873779528 patent/DE3779528T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291090A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 酸化シリコン膜のドライ・エッチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0260201B1 (en) | 1992-06-03 |
| DE3779528T2 (de) | 1993-01-21 |
| EP0260201A3 (en) | 1988-10-26 |
| DE3779528D1 (de) | 1992-07-09 |
| EP0260201A2 (en) | 1988-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5091047A (en) | Plasma etching using a bilayer mask | |
| US5045150A (en) | Plasma etching using a bilayer mask | |
| US4648937A (en) | Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer | |
| JP3848070B2 (ja) | パターン形成方法 | |
| US5750441A (en) | Mask having a tapered profile used during the formation of a semiconductor device | |
| EP0076215B1 (en) | Lift-off shadow mask | |
| JP3041972B2 (ja) | 半導体装置の製造方法 | |
| JPS63114214A (ja) | 二層マスクを使用するプラズマエッチング | |
| US4774164A (en) | Chrome mask etch | |
| JPH03203240A (ja) | 半導体装置の製造方法 | |
| JP2003179139A (ja) | ポリマー内でのビア形成 | |
| JP3725811B2 (ja) | 半導体装置の製造方法 | |
| JPH07288247A (ja) | 酸化シリコン膜のドライエッチング方法 | |
| JPH07226396A (ja) | パターン形成方法 | |
| US20020028394A1 (en) | Method for manufacturing a membrane mask | |
| JPH08236506A (ja) | 半導体装置の製造方法 | |
| JP2873759B2 (ja) | 半導体装置のウエットエッチング前処理方法 | |
| JP3116414B2 (ja) | ドライエッチング方法 | |
| JPS6255701B2 (ja) | ||
| KR0174945B1 (ko) | 메탈층 패턴 형성 방법 | |
| JPH065585A (ja) | 半導体装置の製造方法 | |
| JPH084108B2 (ja) | 半導体装置の製造方法 | |
| JPH04155816A (ja) | 半導体装置の製造方法 | |
| JPH03201530A (ja) | 微細孔の形成方法 | |
| JPH0821574B2 (ja) | パタ−ン形成方法 |