JPS63111714A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS63111714A JPS63111714A JP25685186A JP25685186A JPS63111714A JP S63111714 A JPS63111714 A JP S63111714A JP 25685186 A JP25685186 A JP 25685186A JP 25685186 A JP25685186 A JP 25685186A JP S63111714 A JPS63111714 A JP S63111714A
- Authority
- JP
- Japan
- Prior art keywords
- output
- digital filter
- signal
- flip
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013256 coordination polymer Substances 0.000 abstract description 5
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000002316 cosmetic surgery Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル機器の入力回路などに用いられるフ
ィルタに関する。
ィルタに関する。
（従来の技術〕
第４図はこの種のフィルタの従来例を示す回路図である
。
。
このフィルタは抵抗４１と静電容量４２とシュミット・
トリガ４３より構成されて接点入力回路に接続しており
、抵抗４１と静電容ｉ４２による充放電特性を利用して
ノイズを吸収するとともに、シュミット・トリガ４３の
ヒステリシス特性を利用して入力波形の波形整形に最適
のものとしたものである。
トリガ４３より構成されて接点入力回路に接続しており
、抵抗４１と静電容ｉ４２による充放電特性を利用して
ノイズを吸収するとともに、シュミット・トリガ４３の
ヒステリシス特性を利用して入力波形の波形整形に最適
のものとしたものである。
上述した従来のフィルタは、部品点数や大きさの点で回
路のＬＳＩ化に不適で小型化に対して限界があるという
欠点がある。
路のＬＳＩ化に不適で小型化に対して限界があるという
欠点がある。
本発明のディジタルフィルタは、
（１）共通のクロック信号により制御され、それぞれの
Ｑ出力が次段のデータ入力端子に入力される縦続接続さ
れた３個のＤ−フリップフロップと、該３個のＤ−フリ
ップフロップの各Ｑ出力を入力してそれらの信号の多数
決にしたがう信号を出力する多数決回路とを存している
か、または （２）上述したディジタルフィルタを２個用いて、一方
のＱ出力を他方の入力とし、かつ前段フィルタのクロッ
ク信号を分岐入力して分周する分周器を有し、その分周
出力を後段フィルタのクロック信号としている。
Ｑ出力が次段のデータ入力端子に入力される縦続接続さ
れた３個のＤ−フリップフロップと、該３個のＤ−フリ
ップフロップの各Ｑ出力を入力してそれらの信号の多数
決にしたがう信号を出力する多数決回路とを存している
か、または （２）上述したディジタルフィルタを２個用いて、一方
のＱ出力を他方の入力とし、かつ前段フィルタのクロッ
ク信号を分岐入力して分周する分周器を有し、その分周
出力を後段フィルタのクロック信号としている。
〔作 用〕
このようにして、たとえフィルタ入力信号中に短時間継
続するノイズパルスが含まれていても、３個のＤ−フリ
ップ７０ツブの出力信号のうちの少なくとも２個は同時
に該ノイズパルスの影響を受けないため、多数決にした
がい、フィルタ出力にはノイズパルスの影響があられれ
ず、また分周器出力を後段のクロック信号とすることに
よりより長い時定数とし、かつ、より長いノイズパルス
を除去することができる。
続するノイズパルスが含まれていても、３個のＤ−フリ
ップ７０ツブの出力信号のうちの少なくとも２個は同時
に該ノイズパルスの影響を受けないため、多数決にした
がい、フィルタ出力にはノイズパルスの影響があられれ
ず、また分周器出力を後段のクロック信号とすることに
よりより長い時定数とし、かつ、より長いノイズパルス
を除去することができる。
（実施例〕
本発明のディジタルフィルタの実施例を図面を参照して
説明する。
説明する。
第１図は本発明のディジタルフィルタの一実施例の回路
図、第２図は本実施例の動作を示すタイミング図である
。
図、第２図は本実施例の動作を示すタイミング図である
。
第１のＤ−フリップフッツブ１はデータ端子りに外部か
ら入力信号Ｉを入力する。第２のＤ−フリップフロップ
２はデータ端子りに第１のＤ−フリップフロップ１のＱ
出力ＱＡを入力し、第３のＤ−フリップフロップ３は第
２のＤ−フリップフロップ２のＱ出力Ｑａを入力してＱ
出力Ｑｃを出力する。多数決回路は３個のナンド回路４
．。
ら入力信号Ｉを入力する。第２のＤ−フリップフロップ
２はデータ端子りに第１のＤ−フリップフロップ１のＱ
出力ＱＡを入力し、第３のＤ−フリップフロップ３は第
２のＤ−フリップフロップ２のＱ出力Ｑａを入力してＱ
出力Ｑｃを出力する。多数決回路は３個のナンド回路４
．。
４、．４３とインバートオア５とから構成されており、
ナンド回路４Ｉは第１および第２のＤ−フリップフロッ
プ１．２の出力Ｑ＾、ＱＢを、ナンド回路４２は第２お
よび第３のＤ−フリップフロップ２．３の出力Ｑａ 、
Ｑｃを、ナンド回路４３は第１および第３のＤ−フリッ
プフロップ１．３の出力ＱＡ 、Ｑｃを、それぞれ入力
する。
ナンド回路４Ｉは第１および第２のＤ−フリップフロッ
プ１．２の出力Ｑ＾、ＱＢを、ナンド回路４２は第２お
よび第３のＤ−フリップフロップ２．３の出力Ｑａ 、
Ｑｃを、ナンド回路４３は第１および第３のＤ−フリッ
プフロップ１．３の出力ＱＡ 、Ｑｃを、それぞれ入力
する。
各ナンド回路４１ ＋ ４２ ＋ ４３の出力はいずれ
もインバートオア回路５に入力されて、インバートオア
回路５から３出力ＱＡ 、Ｑｅ 、Ｑｃの多数決にした
がう信号Ｑｏが出力される。なお、クロック信号ＣＰは
３個のＤ−フリップフロップ１，２゜３に共通に入力さ
れる。
もインバートオア回路５に入力されて、インバートオア
回路５から３出力ＱＡ 、Ｑｅ 、Ｑｃの多数決にした
がう信号Ｑｏが出力される。なお、クロック信号ＣＰは
３個のＤ−フリップフロップ１，２゜３に共通に入力さ
れる。
次に、本実施例の動作を説明する。
当初、入力信号Ｉは”Ｌ”レベルにあり、したがって各
Ｄ−フリップフロップ１，２．３の出力Ｑ＾、ＱＥＩ
、Ｑｃもすべて”Ｌ”レベルにあり、多数決によりイン
バートオア回路５から”Ｌ”レベルの出力ＱＤが出力さ
れている。いま、入力信号Ｉ中にクロック信号ＣＰの一
周期未満の短いノイズパルスが含まれていたとすると、
時刻り、においてクロック信号ＣＰの立上りとともに出
力ＱＡは”Ｈ”レベルに反転する。次に、時刻ｔ２にお
いて次のクロック信号ＣＰの立上りで出力Ｑ＾は再び”
Ｈ”レベルに戻ると共に出力Ｑａが”Ｈ”レベルに反転
し、同様にして時刻Ｌ３において出力ＱＢは＠し”レベ
ルに、出力Ｑｃは１Ｈ”レベルにそれぞれ反転し、時刻
ｔ４に至って再びすべての出力ＱＡ 、Ｑａ 、Ｑｃが
”Ｌ”となる。
Ｄ−フリップフロップ１，２．３の出力Ｑ＾、ＱＥＩ
、Ｑｃもすべて”Ｌ”レベルにあり、多数決によりイン
バートオア回路５から”Ｌ”レベルの出力ＱＤが出力さ
れている。いま、入力信号Ｉ中にクロック信号ＣＰの一
周期未満の短いノイズパルスが含まれていたとすると、
時刻り、においてクロック信号ＣＰの立上りとともに出
力ＱＡは”Ｈ”レベルに反転する。次に、時刻ｔ２にお
いて次のクロック信号ＣＰの立上りで出力Ｑ＾は再び”
Ｈ”レベルに戻ると共に出力Ｑａが”Ｈ”レベルに反転
し、同様にして時刻Ｌ３において出力ＱＢは＠し”レベ
ルに、出力Ｑｃは１Ｈ”レベルにそれぞれ反転し、時刻
ｔ４に至って再びすべての出力ＱＡ 、Ｑａ 、Ｑｃが
”Ｌ”となる。
すなわち、時刻１．より時刻ｔ４に至るクロック信号ｃ
ｐの３周期中に、３個の出力ＱＡ 、 ＱＥＩ 、 Ｑ
ｃの内１個のみが”Ｈ”レベルとなるが多数決の論理に
したがい出力ＱＩＩ＋は”Ｌ”レベルのまま変化せず、
したがって短いノイズパルスは入力信号Ｉ中から除去さ
れたこととなる。また、逆に”Ｈ”レベルの入力信号■
中に”Ｌ”レベルのノイズパルスが含まれた場合につい
ても、全く同様にしてこれを除去することができる。
ｐの３周期中に、３個の出力ＱＡ 、 ＱＥＩ 、 Ｑ
ｃの内１個のみが”Ｈ”レベルとなるが多数決の論理に
したがい出力ＱＩＩ＋は”Ｌ”レベルのまま変化せず、
したがって短いノイズパルスは入力信号Ｉ中から除去さ
れたこととなる。また、逆に”Ｈ”レベルの入力信号■
中に”Ｌ”レベルのノイズパルスが含まれた場合につい
ても、全く同様にしてこれを除去することができる。
次に本発明のディジタルフィルタの他の実施例を説明す
る。
る。
第３図は本発明のディジタルフィルタの他の実施例を示
すブロック図である。
すブロック図である。
第１のディジタルフィルタブロック３１と第２のディジ
タルフィルタブロック３２は、いずれも上述した前実施
例と同一の構成を有しており、第１のディジタルフィル
タブロック３１の多数決回路出力Ｑｏ＋が第２のディジ
タルフィルタブロック３２の入力信号として入力されて
、その多数決回路出力ＱＤ２が本実施例の出力信号とし
て出力される。また、分周器３３は第１のディジタルフ
ィルタブロック３１に用いられるクロック信号ＣＰＩを
分岐入力し！ て−に分周し、その出力を第２のディジタルフィルタブ
ロックのクロック信号ＣＰ２としている。
タルフィルタブロック３２は、いずれも上述した前実施
例と同一の構成を有しており、第１のディジタルフィル
タブロック３１の多数決回路出力Ｑｏ＋が第２のディジ
タルフィルタブロック３２の入力信号として入力されて
、その多数決回路出力ＱＤ２が本実施例の出力信号とし
て出力される。また、分周器３３は第１のディジタルフ
ィルタブロック３１に用いられるクロック信号ＣＰＩを
分岐入力し！ て−に分周し、その出力を第２のディジタルフィルタブ
ロックのクロック信号ＣＰ２としている。
したがって本実施例においては、入力信号Ｉ中の短いノ
イズパルスを除去する第１のディジタルフィルタブロッ
ク３１と、より長い時定数を有し、より長いノイズパル
スを除去する第２のディジタルフィルタブロック３２の
組合せにより、適切なフィルタ特性を得ることができる
。
イズパルスを除去する第１のディジタルフィルタブロッ
ク３１と、より長い時定数を有し、より長いノイズパル
スを除去する第２のディジタルフィルタブロック３２の
組合せにより、適切なフィルタ特性を得ることができる
。
以上説明したように本発明は、
（１）共通のクロック信号により制御され、それぞれの
Ｑ出力が次段のデータ入力端子に入力される縦続接続さ
れた３個のＤ−フリップフロップと、該３個のＤ−フリ
ップフロップの各Ｑ出力を入力してそれらの信号の多数
決にしたがう信号を出力する多数決回路とを有している
か、または （２）上述したディジタルフィルタを２個用いて、一方
のＱ出力を他方の入力とし、かつ前段フィルタのクロッ
ク信号を分岐入力して分周する分周器を有し、その分周
出力を後段フィルタのクロック信号としており、多数決
回路の作用により入力信号中に短いノイズパルスを含ん
でいても除去することができ、また適当な時定数を付与
するとともにより長いノイズパルスを除去することもで
きるという効果がある。
Ｑ出力が次段のデータ入力端子に入力される縦続接続さ
れた３個のＤ−フリップフロップと、該３個のＤ−フリ
ップフロップの各Ｑ出力を入力してそれらの信号の多数
決にしたがう信号を出力する多数決回路とを有している
か、または （２）上述したディジタルフィルタを２個用いて、一方
のＱ出力を他方の入力とし、かつ前段フィルタのクロッ
ク信号を分岐入力して分周する分周器を有し、その分周
出力を後段フィルタのクロック信号としており、多数決
回路の作用により入力信号中に短いノイズパルスを含ん
でいても除去することができ、また適当な時定数を付与
するとともにより長いノイズパルスを除去することもで
きるという効果がある。
第１図は本発明のディジタルフィルタの一実施例の回路
図、第２図は第１図の実施例の動作タイミング図、第３
図は本発明のディジタルフィルタの他の実施例の回路図
、第４図はフィルタの従来例の回路図である。 １−・第１のＤ−フリップフロップ、 ２・・・第２のＤ−フリップフロップ、３・・・第３の
Ｄ−フリップフロップ、３１・・・第１のディジタルフ
ィルタブロック、３２・・・第２のディジタルフィルタ
ブロック、３３−・・分周器、 ４１ ＊ ４２．４３ ””ナンド回路、５・・・イン
バート・オア回路、 ｃｐ、 ｃｐ、 、 ｃｐ２−クロック信号、Ｑ＾、Ｑ
ａ 、Ｑｃ−第１．第２．第３の各り一フリップフロツ
ブの出力、 Ｑｎ 、 Ｑｏ＋、 Ｑａ２・”ディジタルフィルタの
出力１−・・入力信号。
図、第２図は第１図の実施例の動作タイミング図、第３
図は本発明のディジタルフィルタの他の実施例の回路図
、第４図はフィルタの従来例の回路図である。 １−・第１のＤ−フリップフロップ、 ２・・・第２のＤ−フリップフロップ、３・・・第３の
Ｄ−フリップフロップ、３１・・・第１のディジタルフ
ィルタブロック、３２・・・第２のディジタルフィルタ
ブロック、３３−・・分周器、 ４１ ＊ ４２．４３ ””ナンド回路、５・・・イン
バート・オア回路、 ｃｐ、 ｃｐ、 、 ｃｐ２−クロック信号、Ｑ＾、Ｑ
ａ 、Ｑｃ−第１．第２．第３の各り一フリップフロツ
ブの出力、 Ｑｎ 、 Ｑｏ＋、 Ｑａ２・”ディジタルフィルタの
出力１−・・入力信号。
Claims (1)
- 【特許請求の範囲】 １）共通のクロック信号により制御され、それぞれのＱ
出力が次段のデータ入力端子に入力される縦続接続され
た３個のＤ−フリップフロップと、 該３個のＤ−フリップフロップの各Ｑ出力を入力して、
それらの信号の多数決にしたがう信号を出力する多数決
回路とを有するディジタルフィルタ。 ２）共通のクロック信号により制御され、それぞれのＱ
出力が次段のデータ入力端子に入力される縦続接続され
た３個のＤ−フリップフロップと、該３個のＤ−フリッ
プフロップの各Ｑ出力を入力してそれらの信号の多数決
にしたがう信号を出力する多数決回路とを有する第１の
ディジタルフィルタブロックと、 前記第１のディジタルフィルタブロックに入力されるク
ロック信号を分岐入力して分周する分周器と、 第１のディジタルフィルタブロックと同一の構成を有し
て第１のディジタルフィルタブロックの出力を入力し、
かつ前記分周器の出力をクロック信号として用いる第２
のディジタルフィルタブロックとを有するディジタルフ
ィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685186A JPS63111714A (ja) | 1986-10-30 | 1986-10-30 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25685186A JPS63111714A (ja) | 1986-10-30 | 1986-10-30 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111714A true JPS63111714A (ja) | 1988-05-17 |
Family
ID=17298293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25685186A Pending JPS63111714A (ja) | 1986-10-30 | 1986-10-30 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111714A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134751A (ja) * | 1974-04-15 | 1975-10-25 | ||
| JPS5297603A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Reception system for interface signal |
-
1986
- 1986-10-30 JP JP25685186A patent/JPS63111714A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134751A (ja) * | 1974-04-15 | 1975-10-25 | ||
| JPS5297603A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Reception system for interface signal |
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