JPS631107A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPS631107A JPS631107A JP61144367A JP14436786A JPS631107A JP S631107 A JPS631107 A JP S631107A JP 61144367 A JP61144367 A JP 61144367A JP 14436786 A JP14436786 A JP 14436786A JP S631107 A JPS631107 A JP S631107A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- current source
- circuit
- operational amplifier
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に演算増幅器に関し、特に制御信号によシ機能を
停止する演算増幅器に関する。
停止する演算増幅器に関する。
従来の入力遮断機能を有する演算増幅器の回路構成の一
例としては第４図に示すものがある。第５図はその動作
を説明するタイムチャート図である。
例としては第４図に示すものがある。第５図はその動作
を説明するタイムチャート図である。
第４図の回路は、差動の入力回路をもつ演算増幅回路Ａ
ＭＰと、演算増幅回路ＡＭＰの電圧利得を決定するため
の抵抗ＲＩ、ＲＦと、演算増幅回路ＡＭＰの入力の抵抗
ＲＡ、出力負荷抵抗ＲＬと、演算増幅回路ＡＭＰをバイ
アスしている電流源工と、入力信号を切夛替える切替ス
イッチＳＷとから構成されている。
ＭＰと、演算増幅回路ＡＭＰの電圧利得を決定するため
の抵抗ＲＩ、ＲＦと、演算増幅回路ＡＭＰの入力の抵抗
ＲＡ、出力負荷抵抗ＲＬと、演算増幅回路ＡＭＰをバイ
アスしている電流源工と、入力信号を切夛替える切替ス
イッチＳＷとから構成されている。
第４図に示す回路では、入力信号Ｖｒｓ が切替スイ
ッチＳＷ全通して入力抵抗ＲＡへ接続され、入力抵抗Ｒ
Ａの他端は演算増幅回路ＡＭＰの正相入力（十）に接続
される。切替スイッチＳＷの逆側は接地電位に接続され
る。演算増幅回路ＡＭＰの逆相入力（−）は抵抗ＲＩ、
ＲＦに接続される。
ッチＳＷ全通して入力抵抗ＲＡへ接続され、入力抵抗Ｒ
Ａの他端は演算増幅回路ＡＭＰの正相入力（十）に接続
される。切替スイッチＳＷの逆側は接地電位に接続され
る。演算増幅回路ＡＭＰの逆相入力（−）は抵抗ＲＩ、
ＲＦに接続される。
ＲＩの他端は接地電位へ接続される。抵抗ＲＦの他端は
演算増幅回路ＡＭＰの出力端子ＶＯＵτはさらに出力負
荷抵抗Ｒｔ、全通して接地電位へ接続される。いま、演
算増幅回路ＡＭＰは抵抗ＲＩ、ＲＦＶｏｔｒｔ
ＲＦによシ ＝Ａ ＝ （１＋Ｍ
）の電圧利得をもｉｎ っている。さらに切替スイッチＳＷは制御端子Ｃ０ＮＴ
の電圧レベルが高レベル（Ｈ）のときＶＩ Ｎ側に接続
され、低レベル（Ｌ）のとき接地電位側に接続される。
演算増幅回路ＡＭＰの出力端子ＶＯＵτはさらに出力負
荷抵抗Ｒｔ、全通して接地電位へ接続される。いま、演
算増幅回路ＡＭＰは抵抗ＲＩ、ＲＦＶｏｔｒｔ
ＲＦによシ ＝Ａ ＝ （１＋Ｍ
）の電圧利得をもｉｎ っている。さらに切替スイッチＳＷは制御端子Ｃ０ＮＴ
の電圧レベルが高レベル（Ｈ）のときＶＩ Ｎ側に接続
され、低レベル（Ｌ）のとき接地電位側に接続される。
第４図の動作を第５図のタイムチャートを参照して説明
する。第５図（ａ）は入力信号ＶｔＮの波形であり、第
５図（ｂ）は制御端子Ｃ０ＮＴの信号波形、第５図（ｅ
ｌは演算増幅回路ＡＭＰの出力端子ＶＯＵＴの信号波形
である。各々、時間（１）を横軸にして表現した。演算
増幅回路ＡＭＰは制御端子ＣＯＮＴの信号が高レベルの
とき入力信号’ｈｐｔを増幅し出力する。また制御端子
Ｃ０ＮＴの信号が低レベルのとき入力信号ＶＩＮは遮断
され出力端子Ｖｏｒｙｒは接地レベルとなる。
する。第５図（ａ）は入力信号ＶｔＮの波形であり、第
５図（ｂ）は制御端子Ｃ０ＮＴの信号波形、第５図（ｅ
ｌは演算増幅回路ＡＭＰの出力端子ＶＯＵＴの信号波形
である。各々、時間（１）を横軸にして表現した。演算
増幅回路ＡＭＰは制御端子ＣＯＮＴの信号が高レベルの
とき入力信号’ｈｐｔを増幅し出力する。また制御端子
Ｃ０ＮＴの信号が低レベルのとき入力信号ＶＩＮは遮断
され出力端子Ｖｏｒｙｒは接地レベルとなる。
上述した従来の入力信号遮断機能を有する演算増幅器は
、出力端子が接地電位すなわち演算増幅回路の機能が停
止している場合でも演算増幅回路にはバイアス用の定電
流が流れており、むだな電力消費がされている等の欠点
がある。
、出力端子が接地電位すなわち演算増幅回路の機能が停
止している場合でも演算増幅回路にはバイアス用の定電
流が流れており、むだな電力消費がされている等の欠点
がある。
〔問題点を解決するための手段〕
本発明の目的は上記した問題点を解決した入力信号遮断
機能を提供する事にある。
機能を提供する事にある。
本発明の演算増幅器は、定電流源でバイアスされる差動
入力回路と前記定電流源でバイアスされる出力回路とを
もった演算増幅器において、前記定電流源を制御信号に
よシ遮断する手段を有する事を特徴としている。
入力回路と前記定電流源でバイアスされる出力回路とを
もった演算増幅器において、前記定電流源を制御信号に
よシ遮断する手段を有する事を特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る入力信号遮断機能を有
する演算増幅器の回路構成図である。
する演算増幅器の回路構成図である。
第１図の回路は、差動入力回路をもつ演算増幅回路ＡＭ
Ｐと演算増幅回路ＡＭＰの電圧利得を決定するだめの抵
抗ＲＩ、ＲＦと、演算増幅回路ＡＭＰの入力抵抗ＲＡ、
出力負荷抵抗ＲＬと、演算増幅回路ＡＭＰをバイアスす
る定電流源工と、定電流バイアス回路Ｉｓと、定電流バ
イアス回路Ｉｓをオン、オフ制御するスイッチＳＷとか
ら構成されている。
Ｐと演算増幅回路ＡＭＰの電圧利得を決定するだめの抵
抗ＲＩ、ＲＦと、演算増幅回路ＡＭＰの入力抵抗ＲＡ、
出力負荷抵抗ＲＬと、演算増幅回路ＡＭＰをバイアスす
る定電流源工と、定電流バイアス回路Ｉｓと、定電流バ
イアス回路Ｉｓをオン、オフ制御するスイッチＳＷとか
ら構成されている。
第１図に示す回路では入力信号ＶＩＮが接地電位と入力
抵抗ＲＡとの間に接続され、入力抵抗ＲＡの他端は演算
増幅回路ＡＭＰの正相入力端子（＋）Ｋ接続される。Ａ
Ｎｉ Ｐの逆相入力端子（−）は抵抗ＲＩ、ＲＦに接
続される。抵抗ＲＩの他端は接地電位へ、また抵抗ＲＦ
の他端は演算増幅回路ＡＭＰの出力端子Ｖｏａτにそれ
ぞれ接続される。
抵抗ＲＡとの間に接続され、入力抵抗ＲＡの他端は演算
増幅回路ＡＭＰの正相入力端子（＋）Ｋ接続される。Ａ
Ｎｉ Ｐの逆相入力端子（−）は抵抗ＲＩ、ＲＦに接
続される。抵抗ＲＩの他端は接地電位へ、また抵抗ＲＦ
の他端は演算増幅回路ＡＭＰの出力端子Ｖｏａτにそれ
ぞれ接続される。
演算増幅回路ＡＭＰの出力端子Ｖｏｏｔはさらに出力負
荷抵抗ＲＬ全全通て接地電位へ接続される。
荷抵抗ＲＬ全全通て接地電位へ接続される。
さらに正電源印加端子Ｖ＋と負電源印加端子Ｖ−との間
に定電流バイアス回路ＩＳとスイッチＳＷとが直列に接
続される。スイッチＳＷはＣ０ＮＴ端子に入力される制
御信号によりＯＮ、ＯＦＦ制御される。定電流バイアス
回路Ｉｓは定電流源エキ制御する。
に定電流バイアス回路ＩＳとスイッチＳＷとが直列に接
続される。スイッチＳＷはＣ０ＮＴ端子に入力される制
御信号によりＯＮ、ＯＦＦ制御される。定電流バイアス
回路Ｉｓは定電流源エキ制御する。
次に本実施例の動作について第２図のタイムチャート図
を参照し説明する。第２図（ａ）は入力信号ｖｆＮの波
形であり、第２図（ｂ）は制御端子Ｃ０ＮＴの信号波形
、第２図（Ｃ）は演算増幅回路ＡＭＰの出力端子ＶＯＵ
Ｔの信号成形、第２図（ｄ）は演算増幅回路ＡＭＰバイ
アス用定電流源工の波形である。制御端子Ｃ０ＮＴＫ印
加されるＣ０ＮＴ信号によシ、スイッチＳＷが動作する
。本実施例の場合第２図（ｂ）Ｋ示すＣ０ＮＴ信号が高
レベル（Ｈ）のときスイッチＳＷはＯＮで、定電流源バ
イアス回路Ｉｓが負電源印加端子■−へスイッチ５Ｗ＝
２介して接続されるため、定電流源バイアス回路Ｉｓが
動作状態とな、９ＩＳによシ制御される定電流源工が駆
動状態になる。
を参照し説明する。第２図（ａ）は入力信号ｖｆＮの波
形であり、第２図（ｂ）は制御端子Ｃ０ＮＴの信号波形
、第２図（Ｃ）は演算増幅回路ＡＭＰの出力端子ＶＯＵ
Ｔの信号成形、第２図（ｄ）は演算増幅回路ＡＭＰバイ
アス用定電流源工の波形である。制御端子Ｃ０ＮＴＫ印
加されるＣ０ＮＴ信号によシ、スイッチＳＷが動作する
。本実施例の場合第２図（ｂ）Ｋ示すＣ０ＮＴ信号が高
レベル（Ｈ）のときスイッチＳＷはＯＮで、定電流源バ
イアス回路Ｉｓが負電源印加端子■−へスイッチ５Ｗ＝
２介して接続されるため、定電流源バイアス回路Ｉｓが
動作状態とな、９ＩＳによシ制御される定電流源工が駆
動状態になる。
逆に、第２図（ｂ） Ｋ示すＣ０ＮＴ信号が低レベル（
Ｌ）のときはスイッチＳＷはＯＦ Ｆで定電流源バイア
ス回路ＩＳが負電源印加端子Ｖ−から切り離されるため
、■Ｓは動作せず従って定電流バイアス回路Ｉｓにより
制御される定電流源工から電流は流れず、演算増幅回路
Ａ ｋｒ Ｐの動作は停止する。演算増幅回路ＡＭＰの
出力端子Ｖｏｕｒは第２図（Ｃ）に示すようＫなる。演
′ｎＫ！幅回路Ａ ！ｖｉ Ｐの動作時は出力端子ＶＯ
ＵＴには、ＶＯＵＴ ＝Ａ −Ｖｉｎが得られ、演算増
幅回路Ａ Ｍ Ｐの動作停止時は出力端子Ｖｏｔ＋ｒＯ
′ＡＬ位は０になる。ここでＡはＦ （１＋Ｔ丁）でちる。
Ｌ）のときはスイッチＳＷはＯＦ Ｆで定電流源バイア
ス回路ＩＳが負電源印加端子Ｖ−から切り離されるため
、■Ｓは動作せず従って定電流バイアス回路Ｉｓにより
制御される定電流源工から電流は流れず、演算増幅回路
Ａ ｋｒ Ｐの動作は停止する。演算増幅回路ＡＭＰの
出力端子Ｖｏｕｒは第２図（Ｃ）に示すようＫなる。演
′ｎＫ！幅回路Ａ ！ｖｉ Ｐの動作時は出力端子ＶＯ
ＵＴには、ＶＯＵＴ ＝Ａ −Ｖｉｎが得られ、演算増
幅回路Ａ Ｍ Ｐの動作停止時は出力端子Ｖｏｔ＋ｒＯ
′ＡＬ位は０になる。ここでＡはＦ （１＋Ｔ丁）でちる。
第３図は、本発明の一実施例の詳細な回路例である。第
１図の機能に相当する回路を点線で囲み、同一の記号を
１寸けて示した。
１図の機能に相当する回路を点線で囲み、同一の記号を
１寸けて示した。
演算増幅回路はトランジスタＱ’＋Ｑ”ｒＱ’＋Ｑ’＊
Ｑｓ 、Ｑｓ 、Ｑ？で構成される。定電流源■はトラ
ンジスタＱ６．Ｑ７ で構成される。スイッチ回路Ｓ
Ｗは抵抗Ｒｓ、ツェナーダイオードＺｏ、）ランジスタ
Ｑ＋ｏ により構成される。ツェナーダイオードＺＤ
はレベルシフト用のダイオードであり、トランジスタＱ
ＪＧはスイッチトランジスタである。定電流源バイアス
回路ＩＳはトランジスタＱｇ 、Ｑｓ抵抗Ｒａにより構
成され、特纜トランジスタＱｓは前記定電流＃、Ｉのト
ランジスタＱｓ 、Ｑｒとカレントミラー回路を構成し
、定電流源■のトランジスタＱ６．Ｑ７の電流値はトラ
ンジスタＱ８により決定される。
Ｑｓ 、Ｑｓ 、Ｑ？で構成される。定電流源■はトラ
ンジスタＱ６．Ｑ７ で構成される。スイッチ回路Ｓ
Ｗは抵抗Ｒｓ、ツェナーダイオードＺｏ、）ランジスタ
Ｑ＋ｏ により構成される。ツェナーダイオードＺＤ
はレベルシフト用のダイオードであり、トランジスタＱ
ＪＧはスイッチトランジスタである。定電流源バイアス
回路ＩＳはトランジスタＱｇ 、Ｑｓ抵抗Ｒａにより構
成され、特纜トランジスタＱｓは前記定電流＃、Ｉのト
ランジスタＱｓ 、Ｑｒとカレントミラー回路を構成し
、定電流源■のトランジスタＱ６．Ｑ７の電流値はトラ
ンジスタＱ８により決定される。
第３図においてスイッチＳＷの回路が無く、かつ抵抗Ｒ
ａが接地電位ｒｃ′Ｂ、続されていれば、全く通常の演
算増幅回路である。
ａが接地電位ｒｃ′Ｂ、続されていれば、全く通常の演
算増幅回路である。
従ってスイッチＳ Ｗ ｔ、ｃ示すような僅かな回路の
追加によって第２図に示すように、回路バイアス用定電
流源の遮断によυλ入力信号遮断ばかシでなく演算増幅
回路部の電力消費の消滅ができる。
追加によって第２図に示すように、回路バイアス用定電
流源の遮断によυλ入力信号遮断ばかシでなく演算増幅
回路部の電力消費の消滅ができる。
以上説明したように本発明によれば、入力信号を遮断す
る目的で演算増幅回路の回路バイアス電流をＯＮ 、Ｏ
ＦＦ制御する事によシ、信号不要時の無駄な電力消費が
無くなる。
る目的で演算増幅回路の回路バイアス電流をＯＮ 、Ｏ
ＦＦ制御する事によシ、信号不要時の無駄な電力消費が
無くなる。
たとえば、大規模なアナログＬＳＩ等の場合、未使用の
回路のパワーオフに利用できアナログ回路特有のパワー
増大によるトラブルの減少に大きな効果が得られる。
回路のパワーオフに利用できアナログ回路特有のパワー
増大によるトラブルの減少に大きな効果が得られる。
第１図は本発明の一実施例に係る入力信号遮断機能を有
する演算増幅器のブロック図、第２図は第１図のタイム
チャート図、第３図は本発明の実施例の回路図、第４図
は従来の入力遮断機能を有する演算増幅器のブロック図
、第５図は第４図のタイムチャート図である。 ＶＩＮ・・・・・・入力信号、■−・・・・・・正電源
印加端子、ＣＯＮＴ・・・・・・制御端子、ＡＭＰ・・
・・・・演算増幅回路、ＶＯＵＴ ・−・−出力端子、
Ｒａ、Ｒｔ、Ｒｒ、ＲＬ、Ｒａ、Ｒｓ・・・・・・抵抗
、ＳＷ・・・・・・スイッチ、■・・・・・・定電流源
、■Ｓ・・・・・・定電流源バイアス回路。 代理人 弁理士 内 原 晋 覧 筋 １ 図 肩４河 ￥Ｊ夕図 −３・
する演算増幅器のブロック図、第２図は第１図のタイム
チャート図、第３図は本発明の実施例の回路図、第４図
は従来の入力遮断機能を有する演算増幅器のブロック図
、第５図は第４図のタイムチャート図である。 ＶＩＮ・・・・・・入力信号、■−・・・・・・正電源
印加端子、ＣＯＮＴ・・・・・・制御端子、ＡＭＰ・・
・・・・演算増幅回路、ＶＯＵＴ ・−・−出力端子、
Ｒａ、Ｒｔ、Ｒｒ、ＲＬ、Ｒａ、Ｒｓ・・・・・・抵抗
、ＳＷ・・・・・・スイッチ、■・・・・・・定電流源
、■Ｓ・・・・・・定電流源バイアス回路。 代理人 弁理士 内 原 晋 覧 筋 １ 図 肩４河 ￥Ｊ夕図 −３・
Claims (1)
- 定電流源でバイアスされる差動入力回路と前記定電流源
でバイアスされる出力回路とをもった演算増幅器におい
て、前記定電流源を制御信号により遮断する手段を有す
る事を特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144367A JPS631107A (ja) | 1986-06-19 | 1986-06-19 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144367A JPS631107A (ja) | 1986-06-19 | 1986-06-19 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631107A true JPS631107A (ja) | 1988-01-06 |
Family
ID=15360464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144367A Pending JPS631107A (ja) | 1986-06-19 | 1986-06-19 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631107A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291523A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 分周回路装置 |
| JPH02141025A (ja) * | 1988-11-21 | 1990-05-30 | Mitsubishi Electric Corp | 外部制御分周器 |
| JP2006522570A (ja) * | 2003-04-03 | 2006-09-28 | フェアチャイルド・セミコンダクター・コーポレーション | 低シャットダウン電流を有する切替自在な増幅回路 |
-
1986
- 1986-06-19 JP JP61144367A patent/JPS631107A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291523A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 分周回路装置 |
| JPH02141025A (ja) * | 1988-11-21 | 1990-05-30 | Mitsubishi Electric Corp | 外部制御分周器 |
| JP2006522570A (ja) * | 2003-04-03 | 2006-09-28 | フェアチャイルド・セミコンダクター・コーポレーション | 低シャットダウン電流を有する切替自在な増幅回路 |
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