JPS63106027A - リセツト制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、パンコンやワープロ等の情報処理装置におけ
るリセット制御回路に関する。

（ロ）　従来の技術 特開昭５９−３５２４号公報に開示されているよ５に、
一般に、リセット信号としては、を源投入時に発生する
パワーオンリセット信号と、パネル圧設けられたリセッ
トキーの押下時発生するキーリセット信号とが有り、従
来の情報処理装置は。

第２図に示すよ５に、これらのリセット信号のＯＲ出力
を、中央処理装置（以下、ＣＰＵと呼ぶ）や周辺装置の
各リセット端子に供給して、ハードウェア的Ｋ　ＩＪ上
セツトかける構成であった。

０吋　　発明が解決しよ５とする問題点従来の技術では
、ハードウェア的にリセットされる装置は固定であった
ので、ある周辺装置のみリセットすれば十分な状況にお
いても、リセットキーを押すと、他の周辺装置及びＣＰ
Ｕもリセットされてしまい、このため、リセットの度に
必要以上の初期設定やデータの入力を行なわなければな
らないという問題点があった。

に）問題点を解決するための手段 本発明は、入力端子がデータバスに接続されプログラム
中の命令により内容が書換え可能な制御レジスタと、該
制御レジスタの内容に応じてリセットキーの導出を制御
する複数のゲート回路とを設け、該複数のゲート回路の
出力端子を、ＣＰＵ及び複数の周辺装置のリセット端子
に各々接続したものである。

（ホ）作用 本発明では、プログラムによりソフト的に制御レジスタ
の内容を書換えられ、この制御レジスタの内容に応じた
装置のみに、リセット信号が供給される。即ち、ハード
ウェアリセットなすべき装置を、ソフト的に選択できる
ようになる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、（
ＩＪはデータバス、（２）はアドレスバス、（３）はＣ
ＰＵ、＋４１〜（６）はＦＤＤやＦＤＣ等外部からのリ
セット信号を入力するリセット端子Ｒを備えた周辺装置
１〜周辺装置３　、　（７１はリセットキー（８）の押
下に応じてキーリセット信号ＫＲＴを発生するキーリセ
ット回路、（９）は電源投入に応じてパワーオンリセッ
ト信号ＰＲＴを発生するパワーオンリセット回路、（１
（ｌは遅延回路、αＤは複数のリセット信号を入力する
ＯＲゲート、α２は入力端子りがデータバスに接続され
、デコーダα３及びＡＮＤゲートα滲により生成される
沓込み信号ＷＲＩＴＥを端子Ｗに入力し、プログラム中
の命令によりその内容が曹換え可能な制御レジスタ、α
９〜Ｕ引ま制御レジスタ＋１２１の各ビット出力Ｒ８〜
Ｒ４を各々一端に入力し、他端にＯＲゲートａυからの
リセット信号ＲＴを入力するＡＮＤゲートであっ℃、各
ＡＮＤゲートａＳ〜（１＆の出力端子は、ＣＰＵ（３１
及び周辺装置１（４）〜周辺装置３（６）の各リセット
端子に接続されている。

更に、■はＩＰＬ等イニシャル時に実行すべきプログラ
ムを記憶したＲＯＭ、■はＦＤＤ等の外部装置からロー
ドされるプログラムやデータを記憶するＲＡＭであり、
制御レジスタＱ２１のプリセット端子ＰＲには、パワー
オンリセット信号ＰＲＴが入力されている。

そこで、先ず、電源が投入されると、制御レジスタα２
はパワーオンリセット信号ＰＲＴによりプリセットされ
、その内容がオーＡ／ｌになると共に。

遅延されたパワーオンリセット信号か、ＯＲゲートαＤ
を介してＡＮＤゲート（１５１〜ｔ１８１に入力される
ので、ＡＮＤゲート０９〜α＆の各出力大、〜Ａ、は全
てｒｌＪとなり、ＣＰＵ［３）及び周辺装置１（４）〜
周辺装置ｎ（６）は全てリセットされる。ＣＰＵ（３）
がリセットされると、ＲＯＭ（１９中のＩＰＬが実行さ
れて外部装置からＲＡＭ（２Ｇへプログラムがロードさ
れる。

ロードされるプログラム上では、第３図に示すように、
処理Ａ、Ｂ等各処理プログラムの先頭に。

各処理に応じた内容のレジスタ書換え命令が書かれてい
るとする。例えば、処理人の先頭には制御レジスタ＋１
２１をｒｌｌｏｏＪに書換え、処理Ｂの先頭には制御レ
ジスタα２をｒｏ　１１０Ｊに書換えるアウト命令が書
かれているとすれば、ＣＰＵｆ３１がＲＡＭ（２０ｙ−
ロードされたプログラムを実行すると。

最初に、ＣＰ　Ｕ　ｔ３１がデータバス（１）にｒｌｌ
ｏｏＪを出力し、制御レジスタα２のアドレスを指定し
て書込指令Ｒ／Ｗを発するので、ｉＦ込信号ＷＲＩＴＥ
が発生して、ＩＩＪＮレジスタ（１２１の内容Ｒ１〜Ｒ
６はｒｌ　ｌ　ＯＯＪとなる。従って、処理人を実行中
に、オペレータがリセットキー（８）を押下すると。

ＡＮＤゲートｌ〜鰻のうち１人、及びＡ、たけか「１」
となり、ＣＰＵ（３７及び周辺装置　１　（４１だけが
リセットされる。

一方、処理Ａが終了して、処理Ｂに移ると、その先頭で
は、レジスタα２の内容Ｒ，〜Ｒ４が「０１１０Ｊに書
換えられるので、処理Ｂの実行中に、オペレータがリセ
ットキー（８）を押下すると、ＡＮＤゲート（１６１及
びαＤがｒｌＪとなるので１周辺装置１（４）及び周辺
装置２（５）がリセットされる。

このよ５に、プログラムの実行状況に応じて、同じリセ
ットキー（８）を押下しても、異なる装置を選択してリ
セットすることが可能となる。

勿論、プログラム毎に制御レジスタα２の異なる書換え
命令を書込んでおけは、プログラムの種類に応じて、リ
セットすべき装置を選択することも可能である。

ところで、本実施例では、デコーダ（２１１，ＡＮＤゲ
ートの、ワンシ１ットマルチのより構成され、ＣＰＵ（
３１がプログラム中の命令を実行することにより、リセ
ット信号ＳＲＴを発生するソフトリセット回路＋２４）
を備え、このソフトリセット信号ＳＲＴをＯＲゲートα
υに入力するようにしているので、ＲＡＭｃ！Ｑにロー
ドされるプログラム中に、制御レジスタα２を書換える
命令と、このソフトリセット回路（２）を駆動させる命
令を連続して書き込んでおけは、ソフト的に、ＩＪ上セ
ツトべき装置を選択すると共に、その装置にリセットを
かけることも可能となる。

又、制御レジスタ（１３の各ビットを、ＣＰＵ及び周辺
装置に１対１に対応させたが、制御レジスタＣ１２＋の
出力にデコーダを設け、このデコード出力を各装置に入
力してビット数を減らしても良い。

（ト１　発明の効果 本発明に依れば、ＣＰＵ及び複数の周辺装置のうち、リ
セットすべき装置をプログラムによりソフト的に選択で
きるので、プログラムの種類や実行状況罠応じて、必要
な装置のみをハードリセットすることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は従来例を示すブロック図、第３図はプログラムの一
例を示す説明図である。 （３）・・・ＣＰ　Ｕ　、　　＋４１〜（６）・・・周
辺装置、（７）・・・キーリセット回路、（９）・・・
パワーオンリセット回路。 Ｃ１２１・・・制御レジスタ、　αシルＵ・・・ＡＮＤ
ゲート。 出願人　三洋電機株式会社　　外１名 代理人　弁理士　西野卓嗣　外１名 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置と、リセット端子を有する複数の周
   辺装置とを含んで構成される情報処理装置において、入
   力端子がデータバスに接続されプログラム中の命令によ
   り内容が書換え可能な制御レジスタと、該制御レジスタ
   の内容に応じてリセット信号の導出を制御する複数のゲ
   ート回路とを備え、該複数のゲート回路の出力端子を、
   前記ＣＰＵ及び複数の周辺装置のリセット端子に各々接
   続したことを特徴とするリセット制御回路。