JPS59172042A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59172042A JPS59172042A JP58047485A JP4748583A JPS59172042A JP S59172042 A JPS59172042 A JP S59172042A JP 58047485 A JP58047485 A JP 58047485A JP 4748583 A JP4748583 A JP 4748583A JP S59172042 A JPS59172042 A JP S59172042A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- instruction
- instruction code
- different functions
- user
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、限られた命令フードで多数の機能を実現する
情報処理装置に関する。
情報処理装置に関する。
最近の超小形電子計算機の発達は目ざましく。
特１／Ｃ・母御ソナルコンピュータに代表される分野Ｖ
ｔ市場が急速に拡大している。これら・そーソナルコン
ビューメは世界標準的なマイクロプロセツサが使用され
ている。インテル社製の８０８５ 。
ｔ市場が急速に拡大している。これら・そーソナルコン
ビューメは世界標準的なマイクロプロセツサが使用され
ている。インテル社製の８０８５ 。
８０８６、モトローラ社製のＭＣ ６８０００等がその
代表例である。一方，・ぞーソナルコンピュータよりも
Ｌにランクされる，オフィスコンピュータと呼ばれる分
野にも、これら主流のマイクロプロセツサが用いられる
ケースカ多い。
代表例である。一方，・ぞーソナルコンピュータよりも
Ｌにランクされる，オフィスコンピュータと呼ばれる分
野にも、これら主流のマイクロプロセツサが用いられる
ケースカ多い。
Ｌ記マイクロプロセッサは複数種の基本インストラクシ
ョンセットを有し、この命令セットに算術論理演算，シ
フト、ロード、ストア、ブランチ等の命令が含まれる。
ョンセットを有し、この命令セットに算術論理演算，シ
フト、ロード、ストア、ブランチ等の命令が含まれる。
これら命令は１〜３バイトのマシンコードにアセンブル
される。 一ところで、マシン語命令は１つの命令コー
ドに対し１機能が定義されている。従がって、例えば命
令コー ドが１ ／？イトで構成ぎれる場合、２５６種
の機能しか実現できない。
される。 一ところで、マシン語命令は１つの命令コー
ドに対し１機能が定義されている。従がって、例えば命
令コー ドが１ ／？イトで構成ぎれる場合、２５６種
の機能しか実現できない。
一般のコンピュータはソフトウエア′ＥＬ換の観点から
、従来アーキテクテャを踏襲し，−ｆ：れを拡張する方
向ＶＣする。この様な状況において。
、従来アーキテクテャを踏襲し，−ｆ：れを拡張する方
向ＶＣする。この様な状況において。
特にＬ記命令コードのビット数の制限は大きな問題とな
る。
る。
本発明ｅｉＬ記事情に基づいてなされたものであり、２
以Ｅの動作モードが存在するコンピュータシステムにお
いて％ １命令コードで２以上の異なった機能を実現さ
せる情報処理装置を提供することを目的とする。
以Ｅの動作モードが存在するコンピュータシステムにお
いて％ １命令コードで２以上の異なった機能を実現さ
せる情報処理装置を提供することを目的とする。
本発明は、特権モード、ユーザモードの如く、少くとも
２つの動作モードが存在するコンピュータシステムにお
い−Ｃ１ｈ記動作モードが表示されるシステムフラグ（
フリップフロップ）ヲ設ケ、プロセッサ内に、このフラ
グに対し動作モードを設定゛［る手段と、これを認識す
る手段とを設ける。これにより、プログラム作成言語に
おいて、ｌ命令コードで上記モードに従う、それぞれ異
なった機能を実現するものである。
２つの動作モードが存在するコンピュータシステムにお
い−Ｃ１ｈ記動作モードが表示されるシステムフラグ（
フリップフロップ）ヲ設ケ、プロセッサ内に、このフラ
グに対し動作モードを設定゛［る手段と、これを認識す
る手段とを設ける。これにより、プログラム作成言語に
おいて、ｌ命令コードで上記モードに従う、それぞれ異
なった機能を実現するものである。
こりことは１例えば命令コードが１バイトで構成される
Ｉ勿合、２５６種以Ｅの機能を実現することを示し、こ
のことにより、特に命令コードの数制限がなされる比較
的小型の計算機分野において得られる効果は大きい。
Ｉ勿合、２５６種以Ｅの機能を実現することを示し、こ
のことにより、特に命令コードの数制限がなされる比較
的小型の計算機分野において得られる効果は大きい。
以下図面を使用して本発明に関し詳述する。
第１図はμ発令の情報処理装置の接続構成例を示すブロ
ック図である。
ック図である。
図において、↓けＣＰＵ、’は主メモリ、３゜４は入出
力機器であり、これら各ユニットＩ。
力機器であり、これら各ユニットＩ。
２．３．４はシステムバス５を介して共通に接続される
。上述した様に、ＣＰＵＺ−けマイクロプロセッサを核
とし、主メモリ１２に収納されたプログラム（Ｏ８／ユ
ーザプログラム）に従かい演算制御あるいはシステムパ
ス５に接続された各ユニットのコントロールを行なう。
。上述した様に、ＣＰＵＺ−けマイクロプロセッサを核
とし、主メモリ１２に収納されたプログラム（Ｏ８／ユ
ーザプログラム）に従かい演算制御あるいはシステムパ
ス５に接続された各ユニットのコントロールを行なう。
第２図は第１図に示したＣＰＵのうち、本発明と特に関
係する部分のみを抽出して示した内部構成図である。
係する部分のみを抽出して示した内部構成図である。
図において、１ノはマイクロプロセッサ（μｅＲＩＪ）
であり、後述するシステムフラグレジスタ１２へのモー
ド設定、モード認識、そして命令コードが持つそれぞれ
の機能を実現する。システムフラグレジスタ１２はプロ
グラムの実行状軸を示す複数ビットから成り、少くとも
１ビツトは、ＣＰＵＪが特権モードで動作するか、ある
いはユーザモードで動作するかを表示するＳＶＭビット
が割付けられる。このモード設定及び認識はＬ記マイク
ロプロセッサ１１により行なわれることは、Ｆ：、述し
たとおりである。
であり、後述するシステムフラグレジスタ１２へのモー
ド設定、モード認識、そして命令コードが持つそれぞれ
の機能を実現する。システムフラグレジスタ１２はプロ
グラムの実行状軸を示す複数ビットから成り、少くとも
１ビツトは、ＣＰＵＪが特権モードで動作するか、ある
いはユーザモードで動作するかを表示するＳＶＭビット
が割付けられる。このモード設定及び認識はＬ記マイク
ロプロセッサ１１により行なわれることは、Ｆ：、述し
たとおりである。
このシステムフラグレジスタ１２出力はテストセレクタ
１３を経由してマイクロプロセッサ１１に供給される。
１３を経由してマイクロプロセッサ１１に供給される。
テストセレクタ１３はマイクロプロセッサ１ノによって
イネーブルされ。
イネーブルされ。
マイクロプロセッサ１１がテストセレクタ１３を介して
Ｌ記システムフラグレゾスタ１２の内容を認識する。
Ｌ記システムフラグレゾスタ１２の内容を認識する。
第３図は１本発明動作の要部を示すフローチャートであ
る。
る。
以ド１本発明の動作につき詳述する。
ＣＰＵＪにより実行されるプログラムの種類を大別１−
ると、管理プログラムとユーザプログラムＶこ分けられ
る。管理プログラムの中核部分は主メモリ２中に常駐し
、ユーザプログラム及び管理プログラムの残りの部分は
必要時Ｆ記メモリ２ヘロードされ買付される。従がって
、これは通常、入出力機器３，４０１つとして存在する
磁気ディスク装置あるいはフロッピーディスク装置に収
納されている。又、上記管理プログラムはＯ８（オペレ
ーティングシステム）とも称される。
ると、管理プログラムとユーザプログラムＶこ分けられ
る。管理プログラムの中核部分は主メモリ２中に常駐し
、ユーザプログラム及び管理プログラムの残りの部分は
必要時Ｆ記メモリ２ヘロードされ買付される。従がって
、これは通常、入出力機器３，４０１つとして存在する
磁気ディスク装置あるいはフロッピーディスク装置に収
納されている。又、上記管理プログラムはＯ８（オペレ
ーティングシステム）とも称される。
入出力機器３，４を動作させるときの上述した２種のプ
ログラムの関係につき簡単に述べる。
ログラムの関係につき簡単に述べる。
まず、ユーザプログラム側で動作させたい入出力機器３
，４の機器番号と動作内容をあらかじめＯ８とのインタ
ーフェースで定義されたフォーマットに従い、マイクロ
命令によりＯ８に通知スる。このマイクロ命令は通常、
スーパーバイザコール命令（ＳＶＣ）ど呼ばれる。これ
により実際の入出力Ｒ器の制御をＯ８が行なう。
，４の機器番号と動作内容をあらかじめＯ８とのインタ
ーフェースで定義されたフォーマットに従い、マイクロ
命令によりＯ８に通知スる。このマイクロ命令は通常、
スーパーバイザコール命令（ＳＶＣ）ど呼ばれる。これ
により実際の入出力Ｒ器の制御をＯ８が行なう。
このとき１人出力機器３，４とのデータ交換は出力命令
（ＯＵ Ｔ ）と入力命令（ＩＮ）とにより行なわれる
。以ヒの様に、Ｏ８とユーデプロダラムでは、それぞれ
のプログラムのみで必要とする命令が存在する。このこ
とに着目し、１つの命令コードにより、Ｏ８とユーザプ
ログラムとでそれぞれ異なった機能を実現させようとす
るのが本発明の特徴である。
（ＯＵ Ｔ ）と入力命令（ＩＮ）とにより行なわれる
。以ヒの様に、Ｏ８とユーデプロダラムでは、それぞれ
のプログラムのみで必要とする命令が存在する。このこ
とに着目し、１つの命令コードにより、Ｏ８とユーザプ
ログラムとでそれぞれ異なった機能を実現させようとす
るのが本発明の特徴である。
第３図に、上記ＳＶＣ命令とＯＵＴ命令とを、Ｑ ｐ
ｘ ｘで示される命令コードにより重複定義した例が示
されている。即ち、この命令コードが到来したときＣＰ
ＩＪＪ（マイクロノロセッサ１））は、システムフラグ
レジスタ１２の状態を参照する。そしてここで特権モー
ド（ＳＶＭ）を示していたとき、ＳＶＣ命令を実行し、
ユーザモード（ＳＵＭ）を示していたとき、ＯＵＴ命令
を実行するものである。本発明実施例では、処理がＯ８
からユーザプログラムへ移行するときにシステムフラグ
レジスタ１２のＳＶＭビットがリセットされ、ユーザプ
ログラムからＯ８への移行時、このビットがセットされ
る。この出カバテストセレクタ１３を介してマイクロプ
ロセッサ１ノに入力され、マイクロプロセッサ１１はこ
れに、１氏づきシステムフラグレジスタ１２の内容を参
照でき、モードに従かった動作を指示することができる
。
ｘ ｘで示される命令コードにより重複定義した例が示
されている。即ち、この命令コードが到来したときＣＰ
ＩＪＪ（マイクロノロセッサ１））は、システムフラグ
レジスタ１２の状態を参照する。そしてここで特権モー
ド（ＳＶＭ）を示していたとき、ＳＶＣ命令を実行し、
ユーザモード（ＳＵＭ）を示していたとき、ＯＵＴ命令
を実行するものである。本発明実施例では、処理がＯ８
からユーザプログラムへ移行するときにシステムフラグ
レジスタ１２のＳＶＭビットがリセットされ、ユーザプ
ログラムからＯ８への移行時、このビットがセットされ
る。この出カバテストセレクタ１３を介してマイクロプ
ロセッサ１ノに入力され、マイクロプロセッサ１１はこ
れに、１氏づきシステムフラグレジスタ１２の内容を参
照でき、モードに従かった動作を指示することができる
。
以り説明の如く本発明によれば、１つの命令コードによ
り２つの異なった機能を実現できる。
り２つの異なった機能を実現できる。
これは命令コードのビット数が制限される、特に比較的
小型の計′ｗ′ｐＡ分野Ｖこおいて得られる効果は大き
い。又、従来、特権命令達反等でスー）４パイプモード
専用命令をユーザで使用するのを禁止していたが５本発
明によりユーザが特権命令を使用することが絶対にあり
得ないため。
小型の計′ｗ′ｐＡ分野Ｖこおいて得られる効果は大き
い。又、従来、特権命令達反等でスー）４パイプモード
専用命令をユーザで使用するのを禁止していたが５本発
明によりユーザが特権命令を使用することが絶対にあり
得ないため。
その処理（特権命令達反）に要する資源と時間を省略で
きるといった派生的効果も得ることができる。
きるといった派生的効果も得ることができる。
第１図は本発明の情報処理装置の接続構成例を示すブロ
ック図、第２図は第１図に示したＣＰＵのうち本発明と
関係す−る部分のみ抽出して示した内部構成図、第３図
は本発明動作の要部のみ？示すフローチャートである。 Ｊ・・・ＣＰＵ、２・・・主メモリ、３，４・・・入出
力ｍ器、１ｘ・・・マイクロプロセッサ、１２・・・シ
ステムフラグレジスタ、１３・・・テストセレクタ。
ック図、第２図は第１図に示したＣＰＵのうち本発明と
関係す−る部分のみ抽出して示した内部構成図、第３図
は本発明動作の要部のみ？示すフローチャートである。 Ｊ・・・ＣＰＵ、２・・・主メモリ、３，４・・・入出
力ｍ器、１ｘ・・・マイクロプロセッサ、１２・・・シ
ステムフラグレジスタ、１３・・・テストセレクタ。
Claims (1)
- 少くとも２つの動作モードが存在し、それぞれの状態を
表示するシステムフラグと、このシステムフラグの状態
設定を行うと共に、処理すべき命令コードに対し、Ｅ記
システムフラグが示すモードにより異なった機能を実現
する制御装置を有して成る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047485A JPS59172042A (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047485A JPS59172042A (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172042A true JPS59172042A (ja) | 1984-09-28 |
Family
ID=12776423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047485A Pending JPS59172042A (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512005A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240826A (en) * | 1975-09-29 | 1977-03-30 | Tokico Ltd | Emergent oreration valve |
| JPS5313854A (en) * | 1976-07-23 | 1978-02-07 | Panafacom Ltd | Information processor |
-
1983
- 1983-03-22 JP JP58047485A patent/JPS59172042A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240826A (en) * | 1975-09-29 | 1977-03-30 | Tokico Ltd | Emergent oreration valve |
| JPS5313854A (en) * | 1976-07-23 | 1978-02-07 | Panafacom Ltd | Information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512005A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 情報処理装置 |
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