JPS63100489A - 液晶表示体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は能動回路が液晶を挾む平板上或は内部に形成さ
れてなる液晶表示体に関し特に製造上予想される該表示
体中の欠陥対策に関する。

一般に、透明電極を有する２枚の透明ガラス板とその間
に封入された液晶によって液晶表示体が構成されている
が本発明が関する表示体とは、表示体内部に表示電極以
外の能動回路部分を含んだ液晶表示パネルである。能動
回路とは例えばトランジスタ、ダイオード等の謂る能動
素子或はこれら能動素子の集合から成るフリップフロッ
プ等の機能回路を総称する。能動回路は表示体内にあっ
て液晶答表示画素に信号を選択的に分配、印加し表示デ
ータの制御をしてやるものである０例えばマトリクス型
表示体に対し、データ転送回路、マトリクスの各行又は
列を選択するライン駆動回路、各マトリクス交点の画素
選択回路等がある。これら回路を形成するプロセスの手
法としては、詳細な説明は省（が、実用的に厚膜印刷、
ｍ　Ｊｆ！　Ｍ着、モノリシック半導体（Ｐｒｏｃｅｅ
ｄｉｎｇ　ｏｆ　ｔｈｅ　Ｓ、１．Ｄ。

Ｖｏｌ　１７／Ｉ　　Ｆｉｒｓｔ　ｕａｒｔｅｒ　１９
７６　　Ｐ３９〜Ｐ５２）等がある。

第１図は本発明が関する処の表示部の従来の回路構成の
１例を示すものである。第１図は表示画素がマトリクス
状に配列し、各マトリクス画素の電極は各画素毎に設け
られたスイッチングトランジスタと行電極駆動回路と列
電極駆動回路とにより表示信号が分配印加され所定のデ
ータ又は画像の信号を液晶に加えて表示を実行するもの
である。

第１図中１は表示体駆動制御信号であって表示体と外部
から送られて来るデータとの同期信号入力である。２は
列電極駆動回路４と行電極駆動回路５とに同期クロック
を送るタイミング発生回路である。３は表示すべきデー
タの入力である。破線で囲まれた部分８が液晶表示に直
接関与する表示画面部で７は液晶を挾む一対の電極の内
の一方に相当し、この場合、画面全体にわたって共通の
電極から成っている。６は各マトリクス毎の液晶表示画
素を表わし、該液晶画素を挾む電極の一方は前記した共
通電極７に、他方は各行電極と列電極の交点に配置され
たスイッチングトランジスタ９のドレインに接続されて
いる。第１図の例では、これらの他に各液晶画素と並列
にキャパシターが配置されている。第２図は行電極駆動
回路５について具体的な回路の１例を書いたものである
。１１は同期転送用クロック、１２はタイミングデータ
、１３はシフトレジスタ１ビツトを構成するデイレイフ
リップフロップ、１４は行電極駆動用バッファ、１５は
行電極へ接続している信号線である０行電極駆動回路５
の基本的な構成は第２図に代表される０列電極駆動回路
４は第２図に準するものとする。第１図において、表示
すべきデータの量によってマトリクスの数は変わるが、
大成の場合行電極、列電極の数は数十本以上必要とされ
る０例えば、１６行３２桁の数字或は文字データを５×
７のドツトマトリクスパターンで表示する場合、最低１
１２行１６０桁のマトリクスが必要となり画素数は１万
８千に及ぶ、又テレビシロン用に送信されてくる映像情
報をブラウン管と同等に表示させようとすれば、概略行
電極４９０本、列電極５８０本必要となり、画素数は３
０万にも及ぶ、仮に電極数を減らし得るとして略２分の
１にすると２４０行×２４０桁で画素数６万になる。

先に述べた如く表示パネルにこれら回路を内蔵する手段
としては厚膜技術、薄膜技術等により非晶質若しくは多
結晶の半導体能動素子を形成する方法、単結晶半導体基
板に回路を形成する方法等が実際にある。これら何れの
方法においても、材料の不良、製造工程出生ずる不良、
その他の原因により良品表示パネルの回収率を１００％
に近づける事は難しい、第２図中デイレイフリップフロ
ップ１３をＣＭＯ３構造で形成するとトランジスタ数は
例えば２０個必要になる。１６行３２桁の文字、数字表
示が可能な表示パネルに必要なフリップフロップ数は行
、列の各電極駆動回路台わせて略２７０であるとすると
各画素毎に設けられたトランジスタも含めて２万３千素
子が１表示装置に必要となる。前記製造方法の内で最も
工程技術が進歩し、歩留の高い単結晶Ｓｉ基板による謂
るＩＣ製造工程によってこの表示パネルを形成したとし
ても、素子数から推測してこの製品の単純に考えられる
歩留は容易には１００％に達し得ない事をこの種の工程
に精通した技術者には充分理解できる。テレビ等の画像
表示を目的とする表示パネルにあっては更に素子数が増
大し、又、表示面積が通常の集積回路素子よりも大きく
なり、従って歩留は一層低下する。又、敵方素子に及ぶ
回路を液晶表示パネル内部にバラツキなく作りこむ工程
に要するコストも極めて高くなる事は、通常ＬＳＩと呼
ばれる、数千から敵方の素子を内蔵したＩＣチップを前
提にすれば容易に理解できる。従って歩留の値は極めて
重要な要素をもち、能動素子内蔵型の液晶表示パネルの
商品としての存在如何は一重に回路部分の歩留の度合如
何に左右されると言って過言でない。

本発明は係る従来の表示パネルにおける歩留の問題を一
挙に解決してほぼ１００％に達する歩留を得るもので、
表示体内部に何ら表示欠陥を持たないパネルを、単純に
工数を数量で割った製造コストで提供する事を目的とす
るものであり、又、表示体面積と歩留の相関をなくする
事を目的とする。第３図は本発明になる行電極駆動回路
の１実施例である。従来回路第２図に対し第３図にあっ
ては、行電極駆動回路を構成するシフトレジスタをブロ
ック２２．２３の如く分割し各ブロック内のフリップフ
ロップの段数を例えば２０〜３０段程度で構成する。然
も各ブロック内では独立に且つ並列に配置された２木の
シフトレジスタがあり、２本のシフトレジスタの機能は
同一である。ブロックの入力側においてデータ人力１２
は２つのフリップフロップに並列に入力され、ブロック
の出力側で２つのレジスタ出力はゲートバッファ回路２
０．２１を介して一本に統一される。２つのシフトレジ
スタの転送りロックは同一のクロック１１である。シフ
トレジスタ内の各デイレイフリップフロップについては
互に並列なフリップフロップ同志（例えば１６と１７）
の出力をゲートバッファ回路１８と１９を介して結合し
、行電極１５を駆動する出力バッファ１４のゲートに接
続される。ゲートバッファ回路１８．１９の具体的な回
路例を第４図に示す０図中Ａ、Ｂはバッファ１８．１９
の入力端子である。Ｃはゲートバッファ回路１８．１９
の出力端子である０回路は相補型のＭＯＳトランジスタ
で構成され入力Ａ、Ｂはフリップフロップ１６．１７の
出力端子に接続されている。そして向かい合った２つの
インバータ回路は更に２つのＭＯＳ）ランジスタを介し
て電源に接続されている。ゲート信号ａ、とす、は互に
橿性の相反する信号レベルであって第４図の回路は、Ａ
の反転信号がＣに出力される時Ｂは遮断され、Ｂの反転
信号がＣに出力される時Ａは遮断される。

各シフトレジスタブロック２２．２３の中にあってはそ
れぞれのバッファゲート制御信号はブロック２２中でａ
、とｂｌ、ブロック２３中でａ、とｂ！であり、ブロッ
ク単位で当該ブロック内のシフトレジスタの何れか一方
の側が選択される０本発明の特徴はここにあり、プロセ
ス上等の欠陥が含まれた場合、欠陥の含まれた側のシフ
トレジスタを切り離し、欠陥の含まれない完全なシフト
レジスタを選択する事によって回路機能を満足させられ
る。ブロック内のシフトレジスタ段数或は回路量は、製
造プロセス又は材料等によって発生する回路欠陥率に応
じて設定してやればよい０例えば第３図の回路において
製造プロセス上手じた欠陥がフリップフロップ１７中に
存在したとする。

ブロック２２内に欠陥がある事になりフリップフロップ
１７以降の段には正しい信号が伝達されない、ここでゲ
ート制御信号ａｔ、ｂ＋をそれぞれ一■、＋■に制御し
てやるとＡの反転信号がＣに出力し、Ｂは遮断される。

即ちフリップフロップ１６の出力信号が行電極１５に供
給され、欠陥フリップフロップ１７は非選択状態になる
。以下ブロック２２内にあってはフリップフロップ１６
とこれに続くフリップフロップ（図中下側のシフトレジ
スタ）が選択状態にあり、欠陥フリップフロップ１７を
含む上側のシフトレジスタは非選択状態となる。従って
出力端子から見たブロック２２は無欠陥回路であり後段
のブロック２３に誤信号を伝達する事はない、又液晶表
示パネルによって誤ったデータが表示される事もない。

ブロック２２内の欠陥を以上の様にして取り除き、ブロ
ック２３或は更に以降の図示されていないブロックにつ
いても欠陥の有無を調べて欠陥が含まれている場合には
、同様の手順で欠陥部を非選択状態にしてやる０以上の
方法により出力端子側から見た行電極駆動回路は実効的
に無欠陥回路としての動作が可能となる。仮に行電極駆
動回路５を１０個のブロックに分割した場合、従来１ブ
ロック部分の歩留が９５％である時全体の歩留は（０，
９５）”即ち６０％弱であったが、第３図の如き回路の
構成を適用すれば全体の歩留は、 （０，９５冨＋２ｘＯ，９５ｘ０，０５）”　　−９７
，５％ となる０列電極駆動回路４についても同様の方法で歩留
を向上できる事は明らかである０列電極駆動回路４も行
電極駆動回路５と同様に１０ブロツクに分割し各ブロッ
ク部分の従来歩留を９５％とする時、列及び行の画電極
駆動回路全体の歩留は従来（０，９５）”！ＩＩち３６
％弱であるのに対し第３図の如く回路構成によれば９５
％が期待できる事になる。第５図及び第６図に本発明に
なる別の実施例を示す、第３図と同様に同一の機能を果
たす２個のフリップフロップ１６と１７が並列に設けら
れている（第５図）、然し各フリップフロップ１６．１
７の出力Ａ′とＢ′はゲートを介さずに直接導線によっ
て結ばれており出力Ｃ′として後段の行電極駆動バッフ
ァに接続している。１６．１７の何れにも欠陥が含まれ
ない場合、各フリップフロップの出力は等価であり、何
ら機能上問題は生じない、仮にフリップフロップ１７に
欠陥が含まれ所定の出力信号が得られない事をフリップ
フロップ１７の出力端で検出した場合、×印の個所を切
断して欠陥回路出力を切り離す、配線の切断方法として
は例えば配線に低温溶断性金属を使用し第６図の如（予
め切断対応部配線を他より細く形成しておき、Ｂ′とＣ
′の間に熱溶断の為の大電流を瞬間的に流してやれば良
い、更に他の方法としては、充分細く絞ったレーザー等
の光線を照射し溶断する事も可能である。

以上の実施例は液晶マトリクス表示体を謂るマルチブレ
クス駆動する場合においても、或は第１図ブロック８の
如く各マトリクス交点毎に能動素子を設けた表示体にお
いても有効である事は明らかである。更に第１図中ブロ
ック８の部分に対して本発明を実施した例について説明
する。第７図はブロック８内の１つの画素６の周辺回路
を示している。３０は行電極、３１．３２とデータ電極
である。３４．３５は画素６に設けられた画素選択トラ
ンジスタであり互に等価である。ここで３９はソース、
４０はゲート、４１はドレインである。３３はトランジ
スタ３４及び３５のドレインを結び且つ液晶画素電極に
接続している。ここで仮にトランジスタ３４のソース３
９に欠陥が生じた場合、３７の如くリード線を切断する
。ゲート４０の欠陥に対しては３６の如（リードを切断
する。更にドレイン側についても３８の個所を切断する
ことによりトランジスタを画素及び行或はデータ電極か
ら分離してやる。この時画素６はトランジスタ３５によ
って選択駆動される。構成方法としては行電極を２本並
列に設ける事、その他第７図に準じていくつか考えられ
るが第７図によって代表されるものとして説明を省略す
る。

以上本発明になる回路の構成を有する表示体を作成すれ
ば高分解能且つ多素子でありながら実効的欠陥率の極め
て低い液晶表示体を提供でき、歩留が高（従って低価格
な液晶装置を実用に供するものである。

【図面の簡単な説明】

第１図は本発明が係る液晶表示体のブロック構成図、第
２図は従来の回路構成図、第３図、第５図、第７図は本
発明になる液晶表示体の回路並びに構造の１．２の応用
例であり、第４．６図はそれらの部分説明図である。 第１図４・・・データ電極駆動回路 ５・・・行電極駆動回路　　６・・・液晶画素８・・・
液晶表示体部 第２図１３・・・デイレイフリップフロップ１４・・・
行電極駆動バッファー 第３図、第５図１６．１７・・・デイレイフリップフロ
ップ 第２図 手続補正書　（自発） １．事件の表示　　　　　″　　　　　　　　　″昭和
ｉ２年６月１２日付提出の特許願（１）２、発明の名称 液晶表示体 ３、補正をする者 事件との関係 出願人　東京都新宿区西新宿２丁目４番１号（２３６）
セイコーエプソン株式会社 代表取締役　　中　村　恒　也 ４、代理人 〒１０４東京都中央区京橋２丁目６番２１号５、補正に
より増加する発明の数 ７、補正の内容 手続補正歯 １．明細書中、特許請求の範囲を別紙の如く補正する。 ２、明細書中、第７頁ＭＳ２行目「第３図」から、第１
２頁ｆｉ４行目「する、」までを以下の如く補正する。 ｒ本発明の一実施例についてｔ７ｓ３図に基き説明する
。」 ／λ ３、同、第マ頁第４行目、同頁第６行目「第７図」を「
第３図」に補正する。 ４、同、第１３頁第２行目ｒ以上」から同頁第６行目「
る、」までを以下の如く補正する。 「上述の如く本発明は、一対の基板内に液晶が封入され
、該基板の一方の基板上にはマトリクス状に配列された
複数の画素電極を宥してなる液晶表示体において、該基
板上には列信号線、行信号線を有し、該複数の画素電極
の一画素電極あたり複数のトランジスタを有し、該複数
のトランジスタのドレインは該−画素電極に接続され、
該複数のトランジスタのソースは列信号線に接続され、
該複数のトランジスタのゲートは行信号線に接続されて
なるようにしたから、パネルが大型化し、且つ画素数が
子方以上になった場合でも、上記トランジスタの１つに
欠陥があっても一方で補正できるために、画素の無欠陥
性を補償することができる効果を有する。」 ５、同、ｔｊＳ１３頁第９行目「第３図」から、同頁筒
１２行目「る、」までを以下の如く補正する。 「第３図は、本発明の一実施例の構造を示す平面図であ
る。」 ６、回、第１３頁第１８行目「第３図、第５図１６．１
７・・・デイレイフリップンロップ」を「３１．３２・
・・データ電極　　３４．３５・・・画素トランジスタ
　　４０・・・ゲート電極」に補正する。 ７、図面第３図を別紙の如く補正する。 ８、図面第４図乃至第７図を削除する。 以　　　上

Claims (3)

【特許請求の範囲】
1. （１）液晶に印加する表示信号の選択制御に係る能動回
   路部を内蔵し、該能動回路部は同一目的物に対し同一機
   能を果たす並列に配置された複数の回路構成部分を有す
   る事を特徴とする液晶表示体。
2. （２）同一機能を果たし並列に配置された複数の回路の
   出力同志は選択ゲート回路を介して相互に接続されてな
   る特許請求範囲第１項記載の液晶表示体。
3. （３）同一機能を果たし並列に配置された複数の回路の
   出力同志は導電性配線により直列されている事を特徴と
   する特許請求範囲第１項記載の液晶表示体。