JPS6298676A

JPS6298676A - 砒化ガリウム半導体装置

Info

Publication number: JPS6298676A
Application number: JP23736985A
Authority: JP
Inventors: Kazumichi Sakamoto; 坂本　和道; Kazuo Kanbayashi; 神林　和夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-25
Filing date: 1985-10-25
Publication date: 1987-05-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は砒化ガリウム半導体装置、特にショットキー障
壁型電界効果トランジスタ（ＭＥＳ−ＦＥＴ）　、また
はショットキー障壁型電界効果トランジスタを含む砒化
ガリウム半導体装置（ＩＣ）に関する。

〔背景技術〕

低雑音２高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（車にＧａＡｓ　−ＦＥＴとも称する。）が広く知られ
ている。また、広帯域増幅ＩＣとして、砒化ガリウムを
基体としたＦＥＴが使用されている。このＧａＡｓ−Ｆ
ＥＴにあっては、その基材であるＧａＡｓはインピーダ
ンスが高い。このため、より高い電力利得（パワーゲイ
ン：ＰＧ）を得るとともに、ノイズ低減、すなわち、雑
音指数を小さく取るようにすると、使用帯域が狭くなる
という欠点がある。そこで、ドレイン電極とゲート電極
間に帰還抵抗と帰還容量を組み込んで帰還回路を設け、
この帰還回路による負帰還作用によって、広帯域化を図
るＧａＡｓ・ＦＥＴが開発されている。帰還回路を組み
込んだＧａＡｓＦＥＴとしては、たとえば、電気通信学
会、マイクロ波研資、ＭＷ８０−８８、昭和５６年１に
記載されているような構造のＧａＡｓ・ＦＥＴが知られ
ている。このＧａＡｓ−ＦＥＴは、ドレイン電極に帰還
抵抗を接続するとともに、この帰還抵抗とゲート電極と
の間に帰還容量を配設した構造となっている。

しかし、このような従来のＧａＡｓ−ＦＥＴはチップの
小型化が図り難いということが本発明者によってあきら
かとされた。すなわち、ＧａＡｓ・ＦＥＴは、特性の安
定化のために、ゲート電極とドレイン電極およびゲート
電極とソース電極のそれぞれのワイヤボンディングパッ
ドとを離してアイソレーションを良好にしてお（必要が
生じる。

しかし、従来のこの種のＧａＡｓ−ＦＥＴは、ゲート電
極のワイヤボンディングパッド領域をも帰還容量領域と
して使用する構造となっているため、このワイヤボンデ
ィングパッドに連なるゲート電極の縁と、ソース電極と
ドレイン電極との間を一定間隔以上離してアイソレーシ
ョンを行う必要が生じ、チップの小型化に限度がある。

〔発明の目的〕

本発明の目的は特性の安定した広帯域増幅砒化ガリウム
半導体装置を提供することにある。

本発明の他の目的はアイソレーションの配慮が不要な設
計の自由度が高い広帯域増幅砒化ガリウム半導体装置を
提供することにある。

本発明の他の目的はチップ寸法を小さくできる構造の広
帯域増幅砒化ガリウム半導体装置を提供することにある
。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の帰還回路を有するＧ　ａ　Ａ、　ｓ
・ＦＥＴにあっては、帰還容量はドレイン電極に接続す
る構造となっていることから、ゲート電極はワイヤボン
ディングパッド用としてのみ使用すればよく、チップの
どの位置にも配設できるため、設計の自由度が向上する
とともに、ゲート電極の位置を選ぶことによってアイソ
レーションへの配慮が不要となる。また、アイソレーシ
ョンが安定するため、ＧａＡｓ−ＦＥＴの特性が安定す
る。

また、ドレイン電極から細い電極を帰還容量に噛み合う
ように延在させることによって、狭い面積部分で所望の
容量の帰還容量が得られることから、前述のようなゲー
ト電極のワイヤボンディングパッドの位置ｉ！沢の自由
性と相俟ってＧａＡｓ−ＦＥＴを構成するチップサイズ
の小型化が達成できる。

〔実施例〕

第１図は本発明の一実施例による砒化ガリウム半導体装
置におけるチップの模式図、第２図は砒化ガリウム半導
体装置の等両回略図、第３図は第１図におけるＩＩＩ−
ＩＩＩ線に沿う拡大断面図である。

この実施例の帰還回路を有するＧａＡｓ−ＦＥＴのチッ
プは、第１図および第３図に示すような構造となってい
る。すなわち、チップは矩形となるとともに、第１図に
示されるように、左上部の隅にはドレイン電極（Ｄ）１
のワイヤボンディングパッド２が設けられ、かつこのド
レイン電極１に対応する右上部の隅にはソース電極（Ｓ
）３のワイヤボンディングパッド４が設けられている。

また、これら一対のドレイン電極１とソース電極２の一
部はチップの中央上部で相互に櫛型状に延在しかつ噛み
合っている。

一方、チップの左側の中央部分から左下隅部に亘って帰
還容ｆｆｌ　ＣＣｆ　）　５が配設されている。前記ド
レイン電極１の一部はこの帰遷容量５に深く食い込むよ
うに延在し、所望の容量が得られるようになっている。

他方、チップの右下隅部にはゲート電極（Ｇ）６のワイ
ヤボンディングパッド７が配設されている。このゲート
電極６は、本発明ではワイヤポンディングのパッド用に
のみ用いられるため、その寸法は可能な限り小さくてよ
い。また、このゲート電極６と前記帰還容量５との間に
帰還抵抗（Ｒ、）８が接続される。さらに、ゲート電極
６のワイヤボンディングバソド７部分から細い電極部９
が延在するとともに、この電極部から定間隔に細いゲー
ト電極１０が延在している。この細いゲート電極１０は
前記ドレイン電極１とソース電極（Ｓ）３の櫛状部分に
延在し、電界効果トランジスタを構成している。なお、
第１図に示す二点鎖線枠領域は各電極のボンディングパ
ソド領域であり、この領域は図示しないパッシベーショ
ン膜に被われない領域であって、チップの外部との間に
亘って配設されるワイヤ１１が接続される領域である。

このような電界効果トランジスタの等両回路は、第２図
に示されるようなものとなり、ゲート電極６とドレイン
電極１間に帰還抵抗（Ｒｒ）８および帰還容Ｎ　（ｃｒ
　＞　ｓを組み込んだ帰還回路を有する構造となる。

前記電界効果トランジスタは、第３図に示されるように
、半絶縁性のＧａＡｓの基板１２の主面に形成されてい
る。すなわち、この基板１２の主面には、二度に亘って
行われる不純物濃度がそれぞれ異なるイオン注入および
アニールによって、ｎ中層およびｎ層が形成されている
。ｎ中層は電界効果トランジスタを形成する図示しない
ソース領域、ドレイン領域であり、また、第３図に示さ
れるように、帰還容量５のドレイン電極１側のコンタク
ト領域１３．１４である。また、ｎ層はソース領域とド
レイン領域間を繋ぎかつ前記細いゲート電極１０の下方
に位置するチャネル層（図示せず）および帰還容量形成
領域１６およびす１Ｍ還低抵抗形成領域１７構成する。

また、第３図において、１８は帰還容量形成領域１６に
接触する帰還容量５の一方の電極であり、たとえば、／
ｌで形成されている。また、１９および２０はコンタク
ト領域１４およびコンタクト領域１５上に形成された帰
還抵抗８用の電極であって、たとえば、Ａｕ−Ｇｅ　／
　Ｎ　ｉ　／　Ａ　ｕで形成されている。このＡｕ　−
Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ　ｕの電極はドレイン電極
１およびソース電極３が形成される際、同時に形成され
る。２１は帰還容量５と帰還抵抗８を接続する配線層、
２２は帰還抵抗８とゲート電極６のワイヤボンディング
パッド７を接続する配線層である。

これらの配線［２１，２２は、たとえば、ＡＪＩで形成
されている。また、２３．２４は絶縁膜である。

〔効果〕

（１）本発明の帰還回路を有するＧａＡｓ−ＦＥＴ（Ｇ
　ａ　Ａ　ｓ広帯域増幅ＩＣ）にあっては、帰還回路の
一構成体である帰還容量５はドレイン電極１との間で形
成され、ゲート電極６は帰還容量５形成に用いられてい
ないため、ワイヤボンディングパッドフ部分は最小限の
面積となっているとともに、ドレイン電極１やソース電
極３から遠ざかる隅部に設けられていることから、ゲー
ト電極６とドレイン電極１およびゲート電極６とソース
電極３との間のアイソレーションは確実になり、特性が
安定化するという効果が得られる。

（２）上記（１）により、本発明の広帯域増幅ｒｃにあ
っては、ゲート電極６のワイヤボンディングバソド７部
分は小型となっていてドレイン電極１゜ソース電極３．
帰還容量５．帰還抵抗８を形成しない空いた領域に配置
すればよく、電極パターン設計時のアイソレーション等
の配慮が不要となるため、設計の自由度が高くなるとい
う効果が得られる。

（３）上記（１）により、本発明の広帯域増幅ＩＣにあ
っては、帰還容量５は帰還容量形成領域１６との間でド
レイン電極１から細（かつ長いオーミック電極部を延在
させているため、高い容量を得ることができるとともに
、帰還容量５の面積の小型化が達成できるという効果が
得られる。

（４）上記（１）および（３）により、本発明の広帯域
増幅ＩＣのチップは、帰還容量５の面積が小さくできる
こと、およびゲート電極６のワイヤボンディングパッド
フ部分は小さくかつドレイン電極１およびソース電極３
から外れたチップの隅部に設けられていること、によっ
てチップ寸法の小型化が達成できるという効果が得られ
る。

（５）上記（１１〜（４）により、本発明によれば、信
頼性の高い小型の広帯域増幅ｒｃを提供することができ
るという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である帰還回路を組み込ん
だＧａＡｓ　−ＩＣについて説明したが、それに限定さ
れるものではなく、他の回路をも組み込んだＩＣなどに
適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例による砒化ガリウム半導体装
置におけるチップの模式図、第２図は砒化ガリウム半導体装置の等両回略図、第３図
は第１図における■−■線に沿う拡大断面図である。１・・・ドレイン電極ＣＤ＞、２・・−ワイヤボンディ
ングパッド、３・・・ソース電極（Ｓ）、４・・・ワイ
ヤボンディングパッド、５・・・帰還容量（ｃｒ）、６
・・・ゲート電極（Ｇ）　、７・・・ワイヤボンディン
グパッド、８・・・帰還抵抗（Ｒｔ）、９・・・細い電
極部、１０・・・細いゲート電極、１１・・・ワイヤ、
１２・・・基板、１３，１４．１５・・・コンタクト領
域、１６・・・帰還容量形成領域、１７・・・帰還抵抗
形成領域、１８，１９．２０・・・電極、２１゜″′４
″″１

Claims

【特許請求の範囲】１、半絶縁性ＧａＡｓ基板の主面に設けられた電界効果
トランジスタと、この電界効果トランジスタのゲート電
極とソース電極間に帰還容量と帰還抵抗とからなる帰還
回路をモノリシックに組み込んでなる砒化ガリウム半導
体装置であって、前記帰還容量はドレイン電極に接続さ
れ、帰還抵抗はゲート電極に接続されていることを特徴
とする砒化ガリウム半導体装置。２、前記ゲート電極におけるワイヤボンディングパッド
はドレイン電極およびソース電極から遠ざかったチップ
の隅部に配設されていることを特徴とする特許請求の範
囲第１項記載の砒化ガリウム半導体装置。