JPS629400A - 補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号のデータの誤りを補正する補
間回路に関するものである。

従来の技術 ディジタル信号の伝送には、伝送路の不良などにより伝
送途中で誤りが生ずる。そのため、様々な誤り訂正符号
が開発され、実用化されているが、理論上、誤り訂正能
力には限界があり、その限界を超えると誤り訂正不能と
なる。そこで、これら誤り訂正符号とともに、誤り訂正
不能が検出された場合には、正しい値を前後の関係から
推定する補間の手法が用いられてきた。補間の方法にも
多々あるが、ここでは、代表的な補間回路の一例である
平均値補間回路について説明する。

第５図は、平均値補間回路を示すブロック図である。第
５図において１Ｏ１２０はシフトレジスタ、４０はセレ
クター、３０は加算器であるが、これは加算をすると同
時に、１ビツトＬＳＢ側にシフトして、平均値を与える
ものとする。

まず、データが入力されると、シフトレジスタ１０にク
ロックに同期して、データがラッチされる。

このラッチされたデータは、次のクロックで再びシフト
レジスタ２０にラッチされる。シフトレジスタ１０の入
力部には、クロックが入力される以前に、ラッチされる
べき次のデータが入力されている。

今、シフトレジスタ１０にラッチされているデータが正
しいものとする。この場合、セレクター４０はシフトレ
ジスタ１０を選択しており、ランチされている正しいデ
ータを出力する。シフトレジスタ１０にラッチされてい
るデータが誤っている場合、補間信号入力によりセレク
ター４０は、加算器３０を選択している。加算器３０で
は、シフトレジスタ２０にラッチされているシフトレジ
スタ１０より一つ前のデータと、シフトレジスタ１０に
次にラッチされるデータとを加算し平均をとって出力す
る。すなわち、誤っているデータの前のデータと後ろの
データの平均値が出力さることとなる。（例えば、「デ
ィジタルオーディオ技術入門」、オーム社）発明が解決
しようとする問題点 上記のような構成は、入力データが音響信号の場合、聴
感上の連続性という点で良い効果をもたらすが、音響信
号以外のデータと音響信号が混在している場合などに問
題が生ずる。例えば、入力データがＮビットより構成さ
れ、そのうちのＮ／２ビツトずつに異なった情報を持た
せたとする。

その時、一方のＮ／２ビツトは誤っているが、他方のＮ
／２ビツトが正しいデータに平均値補間などの補間操作
を施すと、Ｎビットのデータすべてを誤らせる可能性が
あり、音響信号以外のデータには、かえって逆効果とな
る。

本発明は上記問題点に鑑み、データのある単位ごとに補
間した出力、または補間しない出力を得られるようにし
た補間回路を提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明の補間回路は、補間
すべきデータであることを示す補間信号が入力する端子
と、ある単位のデータのまとまりに対して補間が必要か
不要かを示す選択信号が入力する端子を有し、補間不要
を示す選択信号が入力した時に、補間禁止の信号を出力
し、補間が必要なことを示す選択信号が入力した時に、
補間信号そのものを出力するゲート回路と、補間信号が
入力した時に、補間したデータ出力が得られるような補
間回路部とを備えたものである。

作用 本発明は上記した構成によって、従来ある補間回路のよ
うにデータの最小単位のみで補間動作を行うだけでなく
、データのある単位で補間した出力と、補間しない出力
を選択でき、補間することによってかえって情報が失わ
れる可能性のあるデータに対しては、補間しない出力を
得られることとなる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の補間回路の一実施例を示すブロック図
である。第１図において、１は補間回路部で、１１のデ
ータ入力端子、１２のデータ出力端子、１３の補間信号
入力端子を有する。２はゲート回路で、２１の補間信号
入力端子、２２の選択信号入力端子を有する。ゲート回
路２では、補間が必要なデータであることを示す選択信
号が選択信号入力端子２２より入力されると、補間信号
そのものが補間回路部１の補間信号入力端子１３に加え
られ、補間が不要な時には、補間禁止の信号が１３に加
えられる。補間回路部１では、補間信号が補間信号入力
端子１３に加えられると、入力データに補間を施し、補
間禁止の信号が加えられると、入力データがそのまま出
力端子１２より、出力される。

第２図は本発明の第２の実施例で、補間回路部１として
、シフトレジスタ３．３１と加算器４から成る平均値補
間回路と、パラレル−シリアル変換器５．６、補間回路
出力を選択するためのセレクター７、セレクター制御信
号を作るためのゲート回路２より構成される回路を用い
ている。データ入力端子１１より入力されたデータ（ｎ
　（任意の正の整数）ビットパラレルとする）は、シフ
トレジスタ３にラッチされ、次のタイミングでシフトレ
ジスタ３１にラッチされる。従ってパラレル−シリアル
変換器５には、現在入力されているデータと２つ前のデ
ータが加算器４で加算されたものが加えられているが、
入力端子５１で下位に１ビツトシフトされるので（入力
端子５１の最上位ビットには加算器４のキャリー出力を
入力する）、パラレル−シリアル変換器５の出力、すな
わちセレクター７の一方の入カフ１にはシフトレジスタ
３にラッチされているデータの平均値補間されたデータ
が与えられていることとなる。一方、セレクター７のセ
レクト信号は、補間信号と選択信号とのＡＮＤをとった
ものである。今、選択信号が補間が必要な部分でｌｌｉ
ｇｈになっているとすると、補間信号と選択信号のＡＮ
Ｄ、すなわちゲート回路２の出力は、補間が必要な部分
のみ、補間信号そのものとなるので、セレクター７では
平均値補間されたデータ（セレクター人カフ１）が選択
される。補間が不要な部分では、ゲート回路２の出力は
常にＬｏｗとなるので、セレクター７で、補間しない入
カフ２が選択される。従って、補間が必要なデータと不
要なデータが混在して入力しても、セレクター７からは
平均値補間されたデータと、何も補間されないデータと
が混在したまま出力されることとなる。

第３図は、本発明の他の実施例で、補間回路部１として
前値保持回路を用いている。８はラッチ回路で、補間信
号１３と外部クロック８１とのＡＮＤ出力をクロック入
力とする。第４図は、第３図の各部の波形を示す図で、
Ｌから外部クロック８１、補間信号２１、選択信号２２
、ラッチ回路８のクロック入力、データ入力１１、デー
タ出力１２である。ゲート回路２の出力１３は、選択信
号２２がＨｉｇｈ−ずなわち補間が必要なデータ、でか
つ補間信号２１がＨｉｇｈ−すなわち訂正不能などで補
間を施す必要のあるデータ、である時のみ旧ｇｈとなる
。従って、ラッチ回路８に外部クロックは入力されず、
ラッチ回路８の出力は変化しないので、前値保持される
こととなる。選択信号がＬｏ−の時、補間信号入力２１
にかかわらず、ラッチ退路８に外部クロックは入力され
るので、補間回路部１の出力１２には補間されないデー
タが出力されることとなる。

発明の効果 以上述べてきたように、本発明によれば、補間が必要な
データと不要なデータが混在している場合でも、選択信
号を入力するだけで、補間した出力としない出力を、混
在させたまま得ることができる。また、誤り訂正不能を
検出して作られる補間信号も、補間が必要なデータであ
ろうと、不要なデータであろうと変化させる必要はなく
、従って補間回路を上記のような構成にするだけで、補
間回路にデータを与える誤り訂正部分の回路などをなん
ら変えることなく使用できることとなる。

【図面の簡単な説明】 第１図は本発明の補間回路を示すブロック図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は第３の実施例の各
部の波形を示す図、第５図は従来例を示す図である。 １・・・・・・補間回路部、１１・・・・・・データ入
力端子、１２・・・・・・補間信号入力端子、２・・・
・・・セレクター、２１・・・・・・データ出力端子、
２２・・・・・・選択信号入力端子、３゜３１・・・・
・・シフトレジスタ、４・・・・・・加算器、５．６・
・・・・・パラレル−シリアル変換器、７・・・・・・
セレクター、８・・・・・・ラッチ回路。 代理人の氏名　弁理士　中尾敏男　はか１名第　３　口
　　　　　　　　　　　　　　　　　　　　　　δ−−
ラッ手回Ａ１第４図 クロックへ力 第５ｒｌ！Ｊ 伺間侶号入力

Claims (1)

【特許請求の範囲】
1. 補間すべきデータであることを示す補間信号が入力する
   端子と、ある単位のデータのまとまりに対して補間が必
   要か不要かを示す選択信号が入力する端子を有し、補間
   不要を示す選択信号が入力した時に、補間禁止の信号を
   出力し、補間が必要なことを示す選択信号が入力した時
   に、補間信号そのものを出力するゲート回路と、補間信
   号が入力した時に、補間したデータ出力が得られるよう
   な補間回路部とを備えたような補間回路。