JPS6292476A - Ｍｏｓ集積回路およびその製造方法 - Google Patents
Ｍｏｓ集積回路およびその製造方法Info
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- JPS6292476A JPS6292476A JP61219900A JP21990086A JPS6292476A JP S6292476 A JPS6292476 A JP S6292476A JP 61219900 A JP61219900 A JP 61219900A JP 21990086 A JP21990086 A JP 21990086A JP S6292476 A JPS6292476 A JP S6292476A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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-
- H—ELECTRICITY
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯＳ集積回路の製造に関し、特に、ＣＭＯ
Ｓ集積回路製造中の低濃度ドープドレイン（ＬＤＤ）の
形成に関する。
Ｓ集積回路製造中の低濃度ドープドレイン（ＬＤＤ）の
形成に関する。
（従来の技術）
微細線金属酸化物半導体（ＭＯＳ）素子の製造において
、しばしば生じしかも重大な問題はホットキャリアの不
安定Ｍ （）−Ｉ ０１）である。この問題はソースと
ドレインの間、とくにドレインの近くの高い電場のため
に生じ、それによって電子か正孔かどちらかのキャリア
がゲートまたは基板に＝ ５− 注入される。ゲートにホットキャリアが注入するとゲー
ト酸化物の帯電やしきい値電圧の不安定が生じたりして
、時間とともに累積され、素子の性能を大ぎく減退さセ
る。
、しばしば生じしかも重大な問題はホットキャリアの不
安定Ｍ （）−Ｉ ０１）である。この問題はソースと
ドレインの間、とくにドレインの近くの高い電場のため
に生じ、それによって電子か正孔かどちらかのキャリア
がゲートまたは基板に＝ ５− 注入される。ゲートにホットキャリアが注入するとゲー
ト酸化物の帯電やしきい値電圧の不安定が生じたりして
、時間とともに累積され、素子の性能を大ぎく減退さセ
る。
この問題は、ソース、ドレイン領域の近くの電場の強さ
を減少すること１こよって解決しようとされた。１つの
方法は段階のついたドレイン構造を用いるものである。
を減少すること１こよって解決しようとされた。１つの
方法は段階のついたドレイン構造を用いるものである。
たとえば、ｎチャンネル装置では、リンの低濃度ドープ
によって囲まれたリンまたは砒素の高濃度ドープドレイ
ンを用いてそのドレイン領域をヂＶンネル領域に徐々に
延長してドレインの付近の電場の強さを減少させる。こ
の方法はしかし、ゲートとの大きな重複容量、およびチ
ャンネルの短小化が生じる点で望ましくない。
によって囲まれたリンまたは砒素の高濃度ドープドレイ
ンを用いてそのドレイン領域をヂＶンネル領域に徐々に
延長してドレインの付近の電場の強さを減少させる。こ
の方法はしかし、ゲートとの大きな重複容量、およびチ
ャンネルの短小化が生じる点で望ましくない。
ドレインの接合を深くするだけだと、Ｌｅｆｆとともに
しきい値電圧の急な落下のようなより望ましくない短チ
ャンネル効果が生じる。
しきい値電圧の急な落下のようなより望ましくない短チ
ャンネル効果が生じる。
深い接合の場合には、広い表面下のデプレッション効果
があり、電場線がドレインからソースに行くことは容易
で、パンデスルー（突扱け）電流−〇 − 問題を生じさせ、素子を短絡してしまう。
があり、電場線がドレインからソースに行くことは容易
で、パンデスルー（突扱け）電流−〇 − 問題を生じさせ、素子を短絡してしまう。
ホットキャリア不安定問題に対するより満定できる解決
法は低濃度ドープドレイン（ｌ ＤＤ）を使用するもの
である。Ｌ Ｄ Ｄはゲート領域のりようと下でドライ
ブされる低部１αドープソース／ドレインｆｉ域から１
．【す、（１７方、高濃度ドープのドレイン領域はグー
］・１゜の側壁スペーサの使用によってそのグーｊ・か
ら横方向に変位さＵられている。
法は低濃度ドープドレイン（ｌ ＤＤ）を使用するもの
である。Ｌ Ｄ Ｄはゲート領域のりようと下でドライ
ブされる低部１αドープソース／ドレインｆｉ域から１
．【す、（１７方、高濃度ドープのドレイン領域はグー
］・１゜の側壁スペーサの使用によってそのグーｊ・か
ら横方向に変位さＵられている。
ＬＤＤか特に都合がよいのは大きな横方向拡散がなく、
チャンネル長が正確に設定できるからである。ホットキ
ャリア不安定効果を最小に１−る種々の方法にツイテは
、ｄｄＳ萌）ｍｉｃｒｏｍｅｔｅｒ ＨＯ３Ｆ［ＴＳｔ
ｒｕｃｔｕｒｅ ｆｏｒ Ｈｉｎｉｍｉｚｉｎｏ ｌ１
ｏｔ ＣａｒｒｉｅｒＧｅｎｅｒａｔ ｉｏｎ”、 Ｉ
ＦＦＦ Ｔｒａｎｓａｃ旦興」−ｒｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ、 Ｖｏｌ、ＦＤ−２９、Ｎｏ、４．
１９８２年４月。
チャンネル長が正確に設定できるからである。ホットキ
ャリア不安定効果を最小に１−る種々の方法にツイテは
、ｄｄＳ萌）ｍｉｃｒｏｍｅｔｅｒ ＨＯ３Ｆ［ＴＳｔ
ｒｕｃｔｕｒｅ ｆｏｒ Ｈｉｎｉｍｉｚｉｎｏ ｌ１
ｏｔ ＣａｒｒｉｅｒＧｅｎｅｒａｔ ｉｏｎ”、 Ｉ
ＦＦＦ Ｔｒａｎｓａｃ旦興」−ｒｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ、 Ｖｏｌ、ＦＤ−２９、Ｎｏ、４．
１９８２年４月。
ＰＰ ６１１〜６１８、を参照されたい。
低濃度ドープドレインはホットキャリア不安定問題が最
も深刻であるｎチャンネルＭＯＳ素子（ＮＭＯＳ）に関
して最も広範に研究された。ドレインからソースへのパ
ンデスルーがあり、チャンネル保護が短いｐチャンネル
素子（ＰＭＯＳ＞についてもＬＤＤを用いてわずかでは
あるが研究がなされた。両方の型の素子に対してＬ Ｄ
Ｄ構造はゲートの下で横方向拡散が小さい。
も深刻であるｎチャンネルＭＯＳ素子（ＮＭＯＳ）に関
して最も広範に研究された。ドレインからソースへのパ
ンデスルーがあり、チャンネル保護が短いｐチャンネル
素子（ＰＭＯＳ＞についてもＬＤＤを用いてわずかでは
あるが研究がなされた。両方の型の素子に対してＬ Ｄ
Ｄ構造はゲートの下で横方向拡散が小さい。
低濃度ドープ領域はゲートかエッチされた後側壁形成の
前にインプラントされる。側壁スペーサは、ゲートがエ
ッチされた後まず、誘電体を被着し、次に、反応性イオ
ンエツチング（ＲＩＥ＞のような六方性エツチングを用
いて、水平領域すなわちゲートの頂部およびソース、ド
レイン領域から上記誘電体を除去することによって形成
される。
前にインプラントされる。側壁スペーサは、ゲートがエ
ッチされた後まず、誘電体を被着し、次に、反応性イオ
ンエツチング（ＲＩＥ＞のような六方性エツチングを用
いて、水平領域すなわちゲートの頂部およびソース、ド
レイン領域から上記誘電体を除去することによって形成
される。
この方法によってゲート側壁の後にほぼ１／４円断面の
側壁スペーサーが生じる。この方法については、Ｙ、Ｈ
ａｔｓｕｍｏｔｏ、 ｅｔ ａｌ、、“Ｏｐｔｉｍｉｚ
ｅｄ ａｎｄＲｅｌｉａｂｌｅ ＬＤＯ５ｔｒｕｃｔ
ｕｒｅ ｆｏｒ １μｍ ＮＭＯＳＦＥＴＢａｓ
ｅｄ ｏｎ ５ｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔ Ａ
ｎａｌｙｓｉｓ”。
側壁スペーサーが生じる。この方法については、Ｙ、Ｈ
ａｔｓｕｍｏｔｏ、 ｅｔ ａｌ、、“Ｏｐｔｉｍｉｚ
ｅｄ ａｎｄＲｅｌｉａｂｌｅ ＬＤＯ５ｔｒｕｃｔ
ｕｒｅ ｆｏｒ １μｍ ＮＭＯＳＦＥＴＢａｓ
ｅｄ ｏｎ ５ｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔ Ａ
ｎａｌｙｓｉｓ”。
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ＭｅｅｔｉｎｇＰａｐｅｒｓ、 Ｖｏｌ、
１５．４．１９８３． ＰＰ ３９２〜３９５、さらに
米国特許第４，３５６，６２３号を参照されたい。スペ
ーサーは通常、誘電体で最後の工程までゲート側壁土に
残る。側壁スペー１１形成後、ゲートおＪ、びスペーサ
をマスク４４ Ｆｌとして、通常、高濃度のソース／ド
レインインプラントをなす。結局、高濃度ドープのソー
ス、ドレイン領域は側壁スペーザ材料の厚さだけゲート
端部から横方向に変位される。
ｖｉｃｅｓ ＭｅｅｔｉｎｇＰａｐｅｒｓ、 Ｖｏｌ、
１５．４．１９８３． ＰＰ ３９２〜３９５、さらに
米国特許第４，３５６，６２３号を参照されたい。スペ
ーサーは通常、誘電体で最後の工程までゲート側壁土に
残る。側壁スペー１１形成後、ゲートおＪ、びスペーサ
をマスク４４ Ｆｌとして、通常、高濃度のソース／ド
レインインプラントをなす。結局、高濃度ドープのソー
ス、ドレイン領域は側壁スペーザ材料の厚さだけゲート
端部から横方向に変位される。
しかし、ＮＭＯＳ素子およびＰＭＯＳ素子の両方を含む
相補的ＭＯＳ集積回路（０ＭＯＳ＞上にＬＤＤを形成す
るためには、ｐチャンネル素子およびｎチャンネル素子
上にＬＤＤを配置する明らかな技術は、２つの別々の保
護レジストマスクを用いて４つのりソゲラフイエ程を用
いることが必要である。この工程の数は多ずぎで望まし
くない。
相補的ＭＯＳ集積回路（０ＭＯＳ＞上にＬＤＤを形成す
るためには、ｐチャンネル素子およびｎチャンネル素子
上にＬＤＤを配置する明らかな技術は、２つの別々の保
護レジストマスクを用いて４つのりソゲラフイエ程を用
いることが必要である。この工程の数は多ずぎで望まし
くない。
４つの工程はゲート■ツブ後のｎ−マスク、ｐ−マスク
、側壁形成後のｎ＋マスク（ｎ−マスクと同じでもよい
）および耐マスク（ｐ−マスクと同じでもよい）である
。この直線的な方法（Ｊおいて要求される多数のンスク
■稈に加えて、このｈ法では、ＰＭＯＳゲートのスペー
サの下のｐ−領域はｎ−領域か４つのインプラントエ稈
の最後で受けるのと同じ熱リイクルを受けることが必津
である。このことは、ＰＭＯＳ素子のゲート下のｐ−領
域の大きな横方向拡散が短チャンネル効果を生じさせる
点でＰＭＯＳトランジスタの性能（ことって有害である
。すなわち、下方向拡散が大きくなり、重複容量が大き
くなり、ｐ−接合が深くなるにつれて、短チャンネル効
果等が生じること等である。そこで、マスクレベルが１
．２１固しが要求されず、加えて、ｐ型およびｐ型のソ
ース／ドレイン領域の熱号イクルを分離する、０ＭＯＳ
構造のｎ−チャンネル素子およびｐチャンネル素子両方
にＬＤＤを含ませる方法を提供することか望まれる。
、側壁形成後のｎ＋マスク（ｎ−マスクと同じでもよい
）および耐マスク（ｐ−マスクと同じでもよい）である
。この直線的な方法（Ｊおいて要求される多数のンスク
■稈に加えて、このｈ法では、ＰＭＯＳゲートのスペー
サの下のｐ−領域はｎ−領域か４つのインプラントエ稈
の最後で受けるのと同じ熱リイクルを受けることが必津
である。このことは、ＰＭＯＳ素子のゲート下のｐ−領
域の大きな横方向拡散が短チャンネル効果を生じさせる
点でＰＭＯＳトランジスタの性能（ことって有害である
。すなわち、下方向拡散が大きくなり、重複容量が大き
くなり、ｐ−接合が深くなるにつれて、短チャンネル効
果等が生じること等である。そこで、マスクレベルが１
．２１固しが要求されず、加えて、ｐ型およびｐ型のソ
ース／ドレイン領域の熱号イクルを分離する、０ＭＯＳ
構造のｎ−チャンネル素子およびｐチャンネル素子両方
にＬＤＤを含ませる方法を提供することか望まれる。
Ｓ、Ｒａｔｈａｍ、 ｅｔ ａｌ、は”Ａｎ Ｏｐｔｉ
ｍｉｚｅｄ ０１５Ｍ１ｃｒｏｎ １００ Ｔｒａｎｓ
ｉｓｔｏｒ”、 ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｈｅｅｔｉ則」叶肛影、
Ｖｏｌ、１０．２゜１９８３、 ＰＰ ２３７〜２４１
において、リソグラフされたホトレジスト層が高濃度ド
ープのソース／ドレイン領域のインプランテーションの
間にゲートを保護し、次にＬＤＤ領域のインプランテー
ションのために除去される場合のＬ Ｄ Ｄを製造する
方法を示している。
ｍｉｚｅｄ ０１５Ｍ１ｃｒｏｎ １００ Ｔｒａｎｓ
ｉｓｔｏｒ”、 ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｈｅｅｔｉ則」叶肛影、
Ｖｏｌ、１０．２゜１９８３、 ＰＰ ２３７〜２４１
において、リソグラフされたホトレジスト層が高濃度ド
ープのソース／ドレイン領域のインプランテーションの
間にゲートを保護し、次にＬＤＤ領域のインプランテー
ションのために除去される場合のＬ Ｄ Ｄを製造する
方法を示している。
保護ホトレジストマスクが除去可能であっても、ＩＤＤ
形成工程は自己整列（セルファライン）形式ではなく、
また、０Ｍ０８回路においてＩ−Ｄ ［：を実現するの
に必要なマスクレベルの数は望ましくない程大きい。
形成工程は自己整列（セルファライン）形式ではなく、
また、０Ｍ０８回路においてＩ−Ｄ ［：を実現するの
に必要なマスクレベルの数は望ましくない程大きい。
（発明の概要）
したがって、本発明の目的は、ＣＭ ＯＳ集積回路にお
いてｎチャンネル素子およびｐ：ｆ−Ｐンネル索子の両
方またはとららか一方に低温度ドープのドレインを形成
する方法を提供１−ることである。
いてｎチャンネル素子およびｐ：ｆ−Ｐンネル索子の両
方またはとららか一方に低温度ドープのドレインを形成
する方法を提供１−ることである。
本発明の伯の目的は、２つのマスクレベルと２回のりソ
グラフ工程しか必要としくｒい、ＣＭＯＳ素子への１．
ＤＤ形成方法を提供づることである。
グラフ工程しか必要としくｒい、ＣＭＯＳ素子への１．
ＤＤ形成方法を提供づることである。
本発明のさらに他の目的は、ｎ型およびｐへ“１ソース
／ドレイン領域が別々の熱り一イクルでドライブインさ
れる、０ＭＯＳ素子へのｌ−Ｄ Ｄの形成方法を提供す
ることである。
／ドレイン領域が別々の熱り一イクルでドライブインさ
れる、０ＭＯＳ素子へのｌ−Ｄ Ｄの形成方法を提供す
ることである。
本発明のこれらのおよび仙の目的を実施する際、１つの
形式として、集積回路基板上のＮＭＯＳおよびＰ Ｍ
ＯＳ素子に最初にゲートを形成することを含む、ＣＭＯ
Ｓ集積回路のＮＭＯＳ素子およびＰ Ｍ ＯＳ素子上に
ｔ−ｏ Ｄを形成する方法が提供される。次に、使い捨
てできれいに除去可能な側壁かゲートの回りに形成され
る。次に、いくつかのゲートの回りに高？ａ ｍドープ
のソース／ドレイン領域をインプラント覆−るごとをホ
トレジストのような除去可能な障壁材料によって仙のゲ
ートを保護しながら行なう。要求されるマスクレベルは
この障壁材′ｌ：１に関係する。次に、使い捨ての側壁
かゲートの回りから除去され、ＩＤＤ領域がゲートの回
りにインプラントされる。最後に、障壁材料を除去した
後で、ソース／ドレイン領域が熱的ドライブインサイク
ルによってドライブインされる。
形式として、集積回路基板上のＮＭＯＳおよびＰ Ｍ
ＯＳ素子に最初にゲートを形成することを含む、ＣＭＯ
Ｓ集積回路のＮＭＯＳ素子およびＰ Ｍ ＯＳ素子上に
ｔ−ｏ Ｄを形成する方法が提供される。次に、使い捨
てできれいに除去可能な側壁かゲートの回りに形成され
る。次に、いくつかのゲートの回りに高？ａ ｍドープ
のソース／ドレイン領域をインプラント覆−るごとをホ
トレジストのような除去可能な障壁材料によって仙のゲ
ートを保護しながら行なう。要求されるマスクレベルは
この障壁材′ｌ：１に関係する。次に、使い捨ての側壁
かゲートの回りから除去され、ＩＤＤ領域がゲートの回
りにインプラントされる。最後に、障壁材料を除去した
後で、ソース／ドレイン領域が熱的ドライブインサイク
ルによってドライブインされる。
本発明の方法はシールドされたゲートに対して、それま
で第２の除去可能な障壁材わ１によって形成されたソー
ス／ドレイン領域およびｌＤ［）領域を保護することに
よって繰返すことができる。ＩＤＤは、これらのゲート
上に同様にして、前もってシールドされたゲートの縁の
回りの使い捨て側壁スペーサの回りに高温１ｑドープの
ソース／ドレイン領域を最初にインプラントし、次に、
使い捨て側壁スペーサーが除去された後Ｌ Ｉ） ｌ’
）をインプラントすることによって形成君れる。
で第２の除去可能な障壁材わ１によって形成されたソー
ス／ドレイン領域およびｌＤ［）領域を保護することに
よって繰返すことができる。ＩＤＤは、これらのゲート
上に同様にして、前もってシールドされたゲートの縁の
回りの使い捨て側壁スペーサの回りに高温１ｑドープの
ソース／ドレイン領域を最初にインプラントし、次に、
使い捨て側壁スペーサーが除去された後Ｌ Ｉ） ｌ’
）をインプラントすることによって形成君れる。
（・実施例）
第１図には、□本発明の中核要素となる使い捨てできれ
いにエッチ可能な側壁スペーサの形成における第１の工
程が示されている。基板１６の中へのｎ型つ■ル１４の
形成によって示されるようにｎチャンネル素子１０およ
びｎチャンネル素子 、１２の製造が既に開始されてい
る。ゲート酸化物゛ 層２１−トのＮＭＯＳゲート１
８およびＰＭＯＳゲート２０も図示されたＣＭＯＳ集積
回路の一部に既に形成されている。ゲート１８および２
０の形成の詳細は本発明には特に関係がないからここで
は説明しない。本発明に関連していかイ【る種類のＭＯ
Ｓゲート技術も有効であると思われる。また、本発明は
、ｎｇＱ Ｊｔ板に形成されたｐ型つＩルの例でも、対
ウェル製造技術においても有効であると思われる。イ【
お、領域、層および素子の水平寸法に対する垂直寸法の
比は明確の目的でかなり誇張されていることに注意を要
する。
いにエッチ可能な側壁スペーサの形成における第１の工
程が示されている。基板１６の中へのｎ型つ■ル１４の
形成によって示されるようにｎチャンネル素子１０およ
びｎチャンネル素子 、１２の製造が既に開始されてい
る。ゲート酸化物゛ 層２１−トのＮＭＯＳゲート１
８およびＰＭＯＳゲート２０も図示されたＣＭＯＳ集積
回路の一部に既に形成されている。ゲート１８および２
０の形成の詳細は本発明には特に関係がないからここで
は説明しない。本発明に関連していかイ【る種類のＭＯ
Ｓゲート技術も有効であると思われる。また、本発明は
、ｎｇＱ Ｊｔ板に形成されたｐ型つＩルの例でも、対
ウェル製造技術においても有効であると思われる。イ【
お、領域、層および素子の水平寸法に対する垂直寸法の
比は明確の目的でかなり誇張されていることに注意を要
する。
上述したように、きれいにエッチ可能な側壁材１’ｌ
２２がウェニハの全表面上の層に形成される。
２２がウェニハの全表面上の層に形成される。
すなわち、側壁材料２２は、ゲ・−ト１８および２０の
前もって形成されたゲート酸化物または、ゲート材料に
影響を与えないで除去可能でなければならない。さらに
、この側壁材料はたとえば湿式エツチングや等方性乾式
エツチングによって現存のどんなレジストマスクにもそ
れ程影響を与えないで除去可能でなければならない。こ
れらの目標を達成するためにはここで提案された側壁材
料はきれいに除去可能でなければならないが、金属のよ
うな導電性材料でも誘電性材料でもよい。形成方法は、
被着でも選択的成長でもなしうるので重要でない。・た
とえば、側壁を形成するために被着できるアルミニウム
またはタングステン、゛またはゲート頂部および側壁に
選択的に成長できるタングステンが適当である。側壁材
料２２はゲート／基板界面の形状と適度に整合（ｒｅａ
ｓｏｎａｂｌｙｃｏｎｆｏｒｍａｌ） Ｌ／なＣフれば
ならない。「適度に整合」ということは、側壁材料２２
が側壁スペーサ２４の形でグーｉ〜１８および２０の端
部に十分に付むして、ゲートの回りのソース／ドレイン
領域のイオンインプランテーションの間にマスク機能を
果すことを意味１ろにすぎイ【い。きれいに除去可能な
化学蒸着（ＣＶ １１ ） ＋Ａ石／−１らどんイ【も
のでちＪ、い。本明細書を通じて側壁＋４ Ｎ”＋ ２
２は甲に説明の目的でアルミニウムと仮定されるが、本
発明はこれに限定する趣旨では＜ｒい。
前もって形成されたゲート酸化物または、ゲート材料に
影響を与えないで除去可能でなければならない。さらに
、この側壁材料はたとえば湿式エツチングや等方性乾式
エツチングによって現存のどんなレジストマスクにもそ
れ程影響を与えないで除去可能でなければならない。こ
れらの目標を達成するためにはここで提案された側壁材
料はきれいに除去可能でなければならないが、金属のよ
うな導電性材料でも誘電性材料でもよい。形成方法は、
被着でも選択的成長でもなしうるので重要でない。・た
とえば、側壁を形成するために被着できるアルミニウム
またはタングステン、゛またはゲート頂部および側壁に
選択的に成長できるタングステンが適当である。側壁材
料２２はゲート／基板界面の形状と適度に整合（ｒｅａ
ｓｏｎａｂｌｙｃｏｎｆｏｒｍａｌ） Ｌ／なＣフれば
ならない。「適度に整合」ということは、側壁材料２２
が側壁スペーサ２４の形でグーｉ〜１８および２０の端
部に十分に付むして、ゲートの回りのソース／ドレイン
領域のイオンインプランテーションの間にマスク機能を
果すことを意味１ろにすぎイ【い。きれいに除去可能な
化学蒸着（ＣＶ １１ ） ＋Ａ石／−１らどんイ【も
のでちＪ、い。本明細書を通じて側壁＋４ Ｎ”＋ ２
２は甲に説明の目的でアルミニウムと仮定されるが、本
発明はこれに限定する趣旨では＜ｒい。
第２図には、側壁材料２２の層の異方性エッチ後に残さ
れる除去可能な側壁スペーサ２４か示されている。側壁
材料２２として用いられる月利がゲート１Ｂおよび２０
の形状に適度に整合せ覆−または異方的に十分エッチ可
能でない場合は、側壁スペーサ２４は最適なものとはい
えない。厚い被着層が必要になり望ましくない場合もあ
るがアルミニウム被着でよい。
れる除去可能な側壁スペーサ２４か示されている。側壁
材料２２として用いられる月利がゲート１Ｂおよび２０
の形状に適度に整合せ覆−または異方的に十分エッチ可
能でない場合は、側壁スペーサ２４は最適なものとはい
えない。厚い被着層が必要になり望ましくない場合もあ
るがアルミニウム被着でよい。
第３図にはＩ！′！造中の０Ｍ０３回路が示されている
が、そこでは、２ＭＯｓゲート２０は第１の除去可能な
障壁材料すなわちホトレジスト層２６によって保護され
ている。ホトレジスト層２６の付加のためにはマスクが
必要であるか、後でわかるように、このマスクは本発明
のプロセスで要求される２個のうちの１個にすぎない。
が、そこでは、２ＭＯｓゲート２０は第１の除去可能な
障壁材料すなわちホトレジスト層２６によって保護され
ている。ホトレジスト層２６の付加のためにはマスクが
必要であるか、後でわかるように、このマスクは本発明
のプロセスで要求される２個のうちの１個にすぎない。
本発明の方法は、ＮＭ、Ｏ８素子１０ではなくＰＭＯＳ
素子１２を最初にマスクすることに限定されるものでは
ない。ここで説明する方法はＮＭＯＳ素子１０を最初に
単１１９２１〜層２６でマスクすることにも容易に応用
できる。しかし、２ＭＯＳ素子を最初にマスクして、そ
れがＮＭＯＳ素子の熱サイクルを受けて、少なくとも従
来の方法で生じた明白な短チャンネル効果のために性能
が低下することがないようにするのか望ましい。
素子１２を最初にマスクすることに限定されるものでは
ない。ここで説明する方法はＮＭＯＳ素子１０を最初に
単１１９２１〜層２６でマスクすることにも容易に応用
できる。しかし、２ＭＯＳ素子を最初にマスクして、そ
れがＮＭＯＳ素子の熱サイクルを受けて、少なくとも従
来の方法で生じた明白な短チャンネル効果のために性能
が低下することがないようにするのか望ましい。
第３図はまたＸ印によって示される高濃度ドープｎ＋領
域のインプラントを示す。ＰＭＯＳ素子１２は第１のホ
トレジスト層２６によってこのインプラントから保護さ
れ、ＮＭＯＳゲート１８の回りの将来のＩＤＤ領域は除
去可能な側壁スペーサ２４によって保護される。従って
、インプラントは側壁スペーサ２４の端部に沿ってその
回りで起る。
域のインプラントを示す。ＰＭＯＳ素子１２は第１のホ
トレジスト層２６によってこのインプラントから保護さ
れ、ＮＭＯＳゲート１８の回りの将来のＩＤＤ領域は除
去可能な側壁スペーサ２４によって保護される。従って
、インプラントは側壁スペーサ２４の端部に沿ってその
回りで起る。
第４図には、Ｎ Ｍ ＯＳゲート１８の回りから除去可
能な側壁スペーサ２４を最初にはぎとるか、湿式エッチ
することを含む次の工程の結果が示されている。この時
点ではホトレジスト２６はＰＭＯＳ素子上に残っていな
ければならない。次に、低濃度ドープされたｎ−領域が
■印にＪ：って表わされるようにインプラントされる。
能な側壁スペーサ２４を最初にはぎとるか、湿式エッチ
することを含む次の工程の結果が示されている。この時
点ではホトレジスト２６はＰＭＯＳ素子上に残っていな
ければならない。次に、低濃度ドープされたｎ−領域が
■印にＪ：って表わされるようにインプラントされる。
これらのｎ−領域はＮＭＯＳゲート１８の端部に自己整
列（セルファライン）する。
列（セルファライン）する。
次に、第１のホトレジスト層２６がはぎとられ、ＰＭＯ
Ｓゲート２０の回りの残存除去可能側壁スペーサ２４が
除去され、ウェーハの表面はきれいにされる。ここで、
熱的ドライブインエ稈を実施してｎ−領域およびｎ 領
域を適当な深さまでドライブする。これらの領域はそれ
ぞれ第５図に示されるようにＬ Ｄ Ｄ ２ Ｂおよび
ソース／ドレイン領域３０を形成する。
Ｓゲート２０の回りの残存除去可能側壁スペーサ２４が
除去され、ウェーハの表面はきれいにされる。ここで、
熱的ドライブインエ稈を実施してｎ−領域およびｎ 領
域を適当な深さまでドライブする。これらの領域はそれ
ぞれ第５図に示されるようにＬ Ｄ Ｄ ２ Ｂおよび
ソース／ドレイン領域３０を形成する。
第５図には次の工程の結果が示されている。除去可能な
側壁スペーサ２７１は前述した方法によってＮＭＯＳ素
子１０およびＰＭＯＳ素子１２の両方の上に再形成され
る。後で想起されるように、これらの除去可能な側壁ス
ペーサ２４の形成にはマスクレベルは必要でない。さら
に、既にソース／ドレイン領域３０およびその回りに形
成されたＬＤＤ２８を有するＮＭＯＳ素子１０上に第２
のホトレジスト層３２が被着される。次に、高濃度ｐ
インブラン１〜がドツトで示されるように行なわれる。
側壁スペーサ２７１は前述した方法によってＮＭＯＳ素
子１０およびＰＭＯＳ素子１２の両方の上に再形成され
る。後で想起されるように、これらの除去可能な側壁ス
ペーサ２４の形成にはマスクレベルは必要でない。さら
に、既にソース／ドレイン領域３０およびその回りに形
成されたＬＤＤ２８を有するＮＭＯＳ素子１０上に第２
のホトレジスト層３２が被着される。次に、高濃度ｐ
インブラン１〜がドツトで示されるように行なわれる。
ＮＭＯＳ素子１０は第２のホトレジスト層３２によって
保護されるから、ｐ ドーパントはソース／ドレイン領
域３０またはＮＭＯＳＬＤＤ２８にはインプラントされ
ない。
保護されるから、ｐ ドーパントはソース／ドレイン領
域３０またはＮＭＯＳＬＤＤ２８にはインプラントされ
ない。
第６図には、ＰＭＯＳゲート２０の回りからの湿式エツ
チングまたは等方性乾式エツチング技術による側壁スペ
ーサ２４の除去を含む次の工程の結果が示されている。
チングまたは等方性乾式エツチング技術による側壁スペ
ーサ２４の除去を含む次の工程の結果が示されている。
次に、低濃度ドープロー領域のインプラントはＯで示さ
れるように行なうことができる。前述したように、ＮＭ
ＯＳ素子１０は第２の障壁材料３２によって保護される
。
れるように行なうことができる。前述したように、ＮＭ
ＯＳ素子１０は第２の障壁材料３２によって保護される
。
最後に、第７図に示されるように、第２のホトレジスト
層３２のはぎとり、ＮＭＯＳゲート１８の縁の回りから
の側壁スペーサ２４の除去の後、第２の別の熱的ドライ
ブイン１Ｊイクルが実行され、ｐ−領域およびｐ 領域
を活１４化してぞれぞれ、ＰＭＯＳＬＤＤ３６およびＰ
ＭＯＳソース／ドレイン領域３８を形成する。第７図に
示された１ＭＯＳ素子１２おＪ：びＮＭＯＳ索子１０は
本発明の方法に関する限り完成素子である。ゲート酸化
物層２１のエツチングおＪ、びＡ−ミック接触の形成の
ような伯の■稈を行イ【わイ【ければならないのはいう
までもない。
層３２のはぎとり、ＮＭＯＳゲート１８の縁の回りから
の側壁スペーサ２４の除去の後、第２の別の熱的ドライ
ブイン１Ｊイクルが実行され、ｐ−領域およびｐ 領域
を活１４化してぞれぞれ、ＰＭＯＳＬＤＤ３６およびＰ
ＭＯＳソース／ドレイン領域３８を形成する。第７図に
示された１ＭＯＳ素子１２おＪ：びＮＭＯＳ索子１０は
本発明の方法に関する限り完成素子である。ゲート酸化
物層２１のエツチングおＪ、びＡ−ミック接触の形成の
ような伯の■稈を行イ【わイ【ければならないのはいう
までもない。
これら全ての手法において、たった２つのマスクレベル
のみが用いられ、ドナー領域およびアクセプタ領域が別
々の熱り′イクルでドライブインされて、そのサイクル
が各ドーパントに合ｔて仕様変更が可能になることに注
意を要する。これらの利点はＣＭＯＳ集積回路にＩ−Ｄ
Ｄを導入する方法では予期しないものである。前述し
たＬ Ｄ Ｄを用いる全ての利点が得られるのはもちろ
んのことである。
のみが用いられ、ドナー領域およびアクセプタ領域が別
々の熱り′イクルでドライブインされて、そのサイクル
が各ドーパントに合ｔて仕様変更が可能になることに注
意を要する。これらの利点はＣＭＯＳ集積回路にＩ−Ｄ
Ｄを導入する方法では予期しないものである。前述し
たＬ Ｄ Ｄを用いる全ての利点が得られるのはもちろ
んのことである。
第１図から第７図までは、ＣＭＯＳ集積回路のＮＭＯＳ
素子およびＰＭＯＳ素子におけるソース／ドレインの形
成においてＬ Ｄ Ｄが導入される、本発明のプロセス
の種々の段階を示すＰＸ略横断面図である。 １０・・・ｎヂＶンネル素子、 １２・・・ｐヂャンネ
ル素子、 １４・・・ｎ型つ■ル、 １６・・・ｐ型基
板、１Ｂ・・・ＮＭＯＳゲート、 ２０・・・ＰＭＯ
Ｓゲート、２１・・・ゲート酸化物層、 ２２・・・側
壁材料、２４・・・側壁スペーサ、 ２６・・・第１ホ
トレジスト層、 ２８・・・低濃度ドープドレイン（
Ｌ Ｄ Ｄ ）、３０・・・ソース／ドレイン領域、
３２・・・第２ホトレジスト層、 ３６・・・ＰＭＯ５
ＬＤＤ。 ３８・・・ＰＭＯＳソース／ドレイン領域。 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士 池 内 義 明 ２Ｏ− ＦＩＣニー、 ３ ＦＩＣ，４ 収 ＦＩＧ、 ５ ＦＩＣ，６ ＦＩＣ，７
素子およびＰＭＯＳ素子におけるソース／ドレインの形
成においてＬ Ｄ Ｄが導入される、本発明のプロセス
の種々の段階を示すＰＸ略横断面図である。 １０・・・ｎヂＶンネル素子、 １２・・・ｐヂャンネ
ル素子、 １４・・・ｎ型つ■ル、 １６・・・ｐ型基
板、１Ｂ・・・ＮＭＯＳゲート、 ２０・・・ＰＭＯ
Ｓゲート、２１・・・ゲート酸化物層、 ２２・・・側
壁材料、２４・・・側壁スペーサ、 ２６・・・第１ホ
トレジスト層、 ２８・・・低濃度ドープドレイン（
Ｌ Ｄ Ｄ ）、３０・・・ソース／ドレイン領域、
３２・・・第２ホトレジスト層、 ３６・・・ＰＭＯ５
ＬＤＤ。 ３８・・・ＰＭＯＳソース／ドレイン領域。 特許出願人 モトローラ・インコーボレーテツド代理人
弁理士 池 内 義 明 ２Ｏ− ＦＩＣニー、 ３ ＦＩＣ，４ 収 ＦＩＧ、 ５ ＦＩＣ，６ ＦＩＣ，７
Claims (1)
- 【特許請求の範囲】 １、集積回路基板上にＭＯＳ素子用のゲートを形成する
工程、 ゲート縁に沿って、縁を有する使い捨て側壁スペーサを
形成する工程、 第１の選択されたゲートを覆う第１の使い捨て障壁を形
成する工程、 第１の選択されたゲートを第１の使い捨て障壁によって
保護しながら第２の選択されたゲートの側壁スペーサ端
部に沿って高濃度ドープのソース／ドレイン領域をイン
プラントする工程、 第２の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第２の選択されたゲートの縁に沿つてＬＤＤ領域を選択
的にインプラントする工程、 第１の使い捨て障壁を除去する工程、 第１の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第１の熱的ドライブインサイクルにおいて第２の選択さ
れたゲートの縁に沿ってソース／ドレイン領域をドライ
ブインする工程、 ゲート縁全体に沿って使い捨ての除去可能な側壁スペー
サを再形成する工程、 第２の選択されたゲートに第２の使い捨て障壁を形成す
る工程、 第２の選択されたゲートを第２の使い捨て障壁によつて
保護しながら第１の選択されたゲートの側壁スペーサ縁
に沿って高濃度ドープのソース／ドレイン領域をインプ
ラントする工程、 第１の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第１の選択されたゲート縁にＬＤＤ領域を選択的にイン
プラントする工程、 第２の使い捨て障壁を除去する工程、 第２の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、および 第２の熱的ドライブインサイクルにおいて第１の選択さ
れたゲートのゲート縁に沿ってソース／ドレイン領域を
ドライブインする工程、 を具備する低濃度ドープのドレイン（ＬＤＤ）を形成す
るプロセスを含む該低濃度ドープのドレインを備えた素
子を有するＭＯＳ集積回路の製造方法。 ２、集積回路基板上にＭＯＳ素子用のゲートを形成する
工程、 ゲート縁に沿って、縁を有する使い捨て側壁スペーサを
形成する工程、 第１の選択されたゲートを覆う第１の使い捨て障壁を形
成する工程、 第１の選択されたゲートを第１の使い捨て障壁によって
保護しながら第２の選択されたゲートの側壁スペーサ端
部に沿って高濃度ドープのソース／ドレイン領域をイン
プラントする工程、 第２の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第２の選択されたゲートの縁に沿つてＬＤＤ領域を選択
的にインプラントする工程、 第１の使い捨て障壁を除去する工程、 第１の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第１の熱的ドライブインサイクルにおいて第２の選択さ
れたゲートの縁に沿つてソース／ドレイン領域をドライ
ブインする工程、 ゲート縁全体に沿って使い捨ての除去可能な側壁スペー
サを再形成する工程、 第２の選択されたゲート上に第２の使い捨て障壁を形成
する工程、 第２の選択されたゲートを第２の使い捨て障壁によつて
保護しながら第１の選択されたゲートの側壁スペーサ縁
に沿つて高濃度ドープのソース／ドレイン領域をインプ
ラントする工程、 第１の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、 第１の選択されたゲート縁にＬＤＤ領域を選択的にイン
プラントする工程、 第２の使い捨て障壁を除去する工程、 第２の選択されたゲートの縁から使い捨て側壁スペーサ
を除去する工程、および 第２の熱的ドライブインサイクルにおいて第１の選択さ
れたゲートのゲート縁に沿ってソース／ドレイン領域を
ドライブインする工程、 を含む方法によつて製造された低濃度ドープドレイン（
ＬＤＤ）をもつ素子を有するＭＯＳ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/780,534 US4722909A (en) | 1985-09-26 | 1985-09-26 | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US780534 | 1985-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292476A true JPS6292476A (ja) | 1987-04-27 |
Family
ID=25119857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219900A Pending JPS6292476A (ja) | 1985-09-26 | 1986-09-19 | Ｍｏｓ集積回路およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4722909A (ja) |
| EP (1) | EP0216052A3 (ja) |
| JP (1) | JPS6292476A (ja) |
| KR (1) | KR950001952B1 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145798A (en) * | 1982-08-30 | 1992-09-08 | Texas Instruments Incorporated | Method of fabricating an insulated gate field effect transistor having lightly-doped source and drain extensions using an oxide sidewall spacer method |
| DE3530065C2 (de) * | 1984-08-22 | 1999-11-18 | Mitsubishi Electric Corp | Verfahren zur Herstellung eines Halbleiters |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| US5024960A (en) * | 1987-06-16 | 1991-06-18 | Texas Instruments Incorporated | Dual LDD submicron CMOS process for making low and high voltage transistors with common gate |
| EP0313683A1 (en) * | 1987-10-30 | 1989-05-03 | International Business Machines Corporation | Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| US5238859A (en) * | 1988-04-26 | 1993-08-24 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US4874713A (en) * | 1989-05-01 | 1989-10-17 | Ncr Corporation | Method of making asymmetrically optimized CMOS field effect transistors |
| FR2648622B1 (fr) * | 1989-06-14 | 1991-08-30 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a double implantation |
| US5024959A (en) * | 1989-09-25 | 1991-06-18 | Motorola, Inc. | CMOS process using doped glass layer |
| US5102816A (en) * | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| US4975385A (en) * | 1990-04-06 | 1990-12-04 | Applied Materials, Inc. | Method of constructing lightly doped drain (LDD) integrated circuit structure |
| US5399514A (en) * | 1990-04-24 | 1995-03-21 | Seiko Epson Corporation | Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device |
| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| EP0459770B1 (en) * | 1990-05-31 | 1995-05-03 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with gate structure |
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