JPS628596Y2 - - Google Patents

Description

【考案の詳細な説明】

この考案は、電子回路系を駆動する一定周期を
もつ同期信号を、これより長い周期をもつ低周波
数のパルス信号に分周する分周回路に関するもの
である。 クロツクパルスを基準として、これに同期し、
このクロツクパルスの周期の数倍ないし数10倍の
一定周期をもつ同期信号により駆動される電子回
路系（いわゆるダイナミツク動作する電子回路
系）においては、第１図に示すように、パルス発
生器PGからクロツクパルスφおよび同期信号t₁
〜t₁₀を第３図に示すタイミングで発生し、クロ
ツクパルスφによりシフトされるシフトレジスタ
SR₀，SR₁と、このシフトレジスタSR₀，SR₁の記
憶値に同期信号t₁を加算してこのシフトレジスタ
SR₀，SR₁に出力する全加算器FA₀，FA₁および
桁上げ器D₀，D₁とによりカウンタ回路を構成す
るようにしている。 ところで、このようなカウンタ回路において
は、その計数値は、シフトレジスタに記憶され、
クロツクパルスによりシフトされて全加算器を介
して循環されるので、同期信号の計数を行うため
には、同期信号が発生されたときに計数値の１ビ
ツト目が全加算器に入力されるようにする必要が
あり、従来はシフトレジスタのビツト段数が同期
信号の一周期の間におけるクロツクパルスの発生
回数に等しくなるようにしていた。 しかしながら、このようなカウンタ回路を用い
て分周度が大幅に異なる分周回路を第１図に示す
ように同一電子回路系内に複数個設ける場合に
は、一方の分周回路（全加算器FA₀，桁上げ器
D₀，AND回路AD₀、シフトレジスタSR₀，10入力
のNAND回路ND₀および同期信号t₁に同期して
NAND回路ND₀の出力を同期信号t₁の１周期の間
記憶するフリツプフロツプFF₀により構成された
分周回路）の分周度が1023である場合には、シフ
トレジスタSR₀のビツト段数は10ビツト段必要と
なるので、他方の分周回路（全加算器FA₁、桁上
げ器D₁、AND回路AD₁、シフトレジスタSR₁，２
入力NAND回路ND₁および同期信号t₁に同期して
NAND回路ND₁の出力を同期信号t₁の１周期の間
記憶するフリツプフロツプFF₁により構成された
分周回路）の分周度が10であつても、上述の通り
同期をとつて計数を行う必要上、シフトレジスタ
SR₁のビツト段数は10ビツト段必要となる。 尚、第１図の回路は次のように動作する。すな
わち、シフトレジスタSR₀，SR₁の記憶値が、所
望の分周度（１／ｎに分周する場合の分母のｎと
等しい値に達し、次の同期信号t₁が供給される直
前のクロツクパルスφが発生した際、シフトレジ
スタSR₀，SR₁において論理信号１を同時に発生
するビツト段の出力を、それぞれ入力端に接続し
たNAND回路ND₀，ND₁の出力により、同期信号
t₁によつて作動し、かつその記憶を同期信号t₁の
一周期間期間持続するよう構成したフリツプフロ
ツプFF₀，FF₁を介して、全加算器FA₀，FA₁と
シフトレジスタSR₀，SR₁との間に接続したAND
回路AD₀，AD₁を遮断することにより、シフトレ
ジスタSR₀，SR₁の記憶をクリアし、同時に分周
パルスA₀，A₁を発生する。 ところで、この例において、シフトレジスタ
SR₁においては、実際には第１ビツト段ないし第
４ビツト段の４ビツト段が使用されるのみであ
り、必要とするシフトレジスタの記憶容量は前述
のように10で足りるにも拘らず、シフトレジスタ
SR₁は10ビツト段で構成され、しかも、その記憶
容量は、2⁰＋2¹＋2²＋2³＋……2⁹＝1023にも達
し、極めて非経済的かつ非能率的に構成されてい
る。 しかしながら、前述の例において、シフトレジ
スタSR₁を４ビツト段で構成したとすれば、記憶
容量は2⁰＋2¹＋2²＋2³＝15となり、記憶容量とし
ては充分であるが、次のような不都合な事態が生
ずる。すなわち、全加算器で加算された加算出力
が１ビツト段宛逐次移行するよう構成したシフト
レジスタにおいて、８回のクロツクパルスの発生
で、加算出力は、４ビツト段を２巡し、10回のク
ロツクパルスでは２巡した後に、さらに２ビツト
段移行することとなり、10ビツト分の周期をもつ
同期信号を計数することは不可能である。 そこで、考案者は、鋭意研究並びに工夫を重ね
た結果、下記の数式、 Ｎ（シフトレジスタのビツト段数）×ａ（整数） ＝Ｐ（同期信号の周期）／Ｐ（クロツクパルスの周期
）……(1) かつ、 Ｍ（シフトレジスタの記憶容量）≧ ｎ（所望の分周度） ……(2) に示すように、分周する同期信号の一周期間にお
ける同期信号の基準となるクロツクパルスの発生
回数が、ビツト段数の整数倍（数式(1)）に相当
し、かつ所望の分周度と等しい値あるいは、それ
以上の可及的に小さい記憶容量（数式(2)）をもつ
ような段数のビツト段でシフトレジスタを構成す
ると共に、シフトレジスタの記憶値が所望の分周
度と等しい値に達し、次の同期信号が全加算器に
供給される直前のクロツクパルスが発生した際、
論理信号１を同時に発生するシフトレジスタの特
定のビツト段の出力により、同期信号によつて作
動しかつその記憶を同期信号の一周期間にわたり
持続するよう構成したフリツプフロツプ（記憶回
路）を介して、シフトレジスタに記憶された計数
をすべてクリアする動作を繰返すことにより、前
記フリツプフロツプの出力には、所望の分周され
たパルス信号を発生させることができ、前記の難
点を一挙に解決できることを突止めた。 すなわち、上述の(1)式を満足させるようにビツ
ト段数を定めることにより、同期信号が発生され
るときには計数値の１ビツト目が全加算器に入力
されており、上述した計数上の問題は生じない。 また、上述の第１図の例では、一方の分周回路
のビツト段数を10ビツトとしため、(1)式の右辺は
10であり、他方の分周回路の必要分周度ｎは10で
あるので、シフトレジスタの必要ビツト段数は４
ビツト以上であり、Ｎ＝５ビツトすることによ
り、ａ＝２で(1)式を満足する。 他の例として、一方の分周回路の最大分周度が
23767の場合、シフトレジスタのビツト段数は15
ビツト必要（同期信号はクロツクパルスの1.5倍
の周期）となり、(1)式の右辺は15となる。そして
他方の分周回路の必要分周度をｎ＝10とするなら
ば、Ｎ＝５ビツトとすることにより、ａ＝３で(1)
式を満足する。 更に他の例として、一方の分周回路は10ビツト
構成とし、他方の分周回路の必要分周度をｎ＝３
とした場合、シフトレジスタの必要ビツト数は２
ビツト以上であり、Ｎ＝２ビツトすればａ＝５で
(1)式を満足する。 すなわち、整数ａはシフトレジスタの節約でき
る度合いを表わすと理解でき、一方の分周回路の
分周度と他方の分周回路の分周度の差が大きい場
合ほど、効果は大となる。 また、回路的にみてａの意味するところは、一
方の分周回路が１回の分周動作を行う時間（t₁の
１周期）に、他方の分周回路が見掛け上分周動作
を繰返えす回数を示していることになる。 従つて、本考案は、複数の分周回路において必
要とする分周度が大幅に異なる場合に必要とする
シフトレジスタの段数を減らして回路を簡素化で
きるようにした分周回路を提供することを目的と
する。 この目的は、本考案によれば、クロツクパルス
によりシフトされるシフトレジスタと、前記クロ
ツクパルスに同期し該クロツクパルスの周期の数
倍ないし数10倍の一定周期をもつ同期信号を前記
シフトレジスタの記憶値に加算して該シフトレジ
スタに出力する全加算器および桁上げ器とにより
構成されたカウンタ回路を複数個有し、前記カウ
ンタ回路のうち１つのシフトレジスタのビツト段
数が前記同期信号の一周期の間における前記クロ
ツクパルスの発生回数に等しくなるようにした電
子回路内に設けられ、前記カウンタ回路のうちの
他の１つを用いて前記同期信号を分周する分周回
路において、前記他の１つのカウンタ回路のシフ
トレジスタのビツト段数を、ビツト段数の２以上
の整数倍が前記同期信号の一周期の間における前
記クロツクパルスの発生回数に等しく、且つ所望
の分周度以上で可及的に小さい記憶容量をもつよ
うに決めると共に、該シフトレジスタの記憶値が
前記所望の分周度と等しい値に達したことを検出
して出力する論理回路と、該論理回路の出力を前
記同期信号に同期して同期信号の一周期の間記憶
する記憶回路とを含み、該記憶回路の出力により
前記シフトレジスタの記憶内容をクリアすると共
に前記同期信号の分周出力を発生するクリア回路
を備えることによつて達成される。 次に、本考案に係る分周回路の実施例につき、
添付図面を参照しながら以下詳細に説明する。 第２図は基準とするクロツクパルスの周期の10
倍の周期をもつ同期信号t₁を、この同期信号t₁の
周期のさらに10倍の周期をもつ低周波数のパルス
信号に分周する分周回路で、前記数式(1)を満足す
るようにビツト段数は同期信号のt₁の一周期間に
発生するクロツクパルス数10の1/2に相当する５
ビツト段とし、記憶容量は所望の分周度10以上の
2⁰＋2¹＋2²＋2³＋2⁴＝31で前記数式(2)を満足する
よう構成したシフトレジスタ10と、同期信号t₁が
供給される回数を加算してその加算出力をシフト
レジスタ10に供給する全加算器１２および桁上げ
器１４とシフトレジスタ10の記憶値が所望の分周
度10と等しい値に達し、次の同期信号t₁が、全加
算器１２に供給される直前のクロツクパルスが発
生した際、論理信号１を同時に発生するシフトレ
ジスタ１０の第２ビツト段および第４ビツト段の
出力Q₂およびQ₄をそれぞれ入力端に接続した
NAND回路１６の出力端に、同期信号により作動
しその記憶を同期信号t₁の一周期間持続するよう
構成したフリツプフロツプ１８を接続し、フリツ
プフロツプ１８の出力が論理信号０になつたと
き、全加算器１２とシフトレジスタ１０との間に
接続したAND回路２０を遮断してシフトレジス
タ１０の記憶をクリアすると共に、フリツプフロ
ツプ１８の出力端に接続したNOT回路２２を介
して分周回路出力端に所望の1/10に分周されたパ
ルス信号Ａを発生するよう構成したクリア回路２
４とから構成される。 さらに、シフトレジスタ１０を５ビツト段によ
つて構成したこの分周回路における計数は、第３
図に示すようにクロツクパルスφを基準として、
その第１、第２、第３、第４、第５クロツクパル
スにそれぞれ同期したパルス信号t₁，t₂，t₃，t₄、
t₅がそれぞれ2⁰＝１，2¹＝２，2²＝４，2³＝８，
2⁴＝16の重みをもつよう構成される。 このように構成した本考案分周回路の動作につ
いて次に説明する。 この分周回路の全加算器１２および桁上げ器１
４の加算動作は、第４図のタイムチヤートに示し
たクロツクパルスφ毎に行われ、その計数された
記憶内容は、全加算器12→（AND回路２０を介
して）→第５ビツト段→第４ビツト段→第３ビツ
ト段→第２ビツト段→第１ビツト段→全加算器１
２→……の順に逐次クロツクパルス毎に移行して
循環繰返すが、もし、AND回路２０の一方の入
力端ｂが論理信号０（以下論理信号１および０
を、“１”および“０”で表わす）となり、AND
回路２０が不作動状態になつた場合には、記憶内
容の循環が途絶し、シフトレジスタ１０の記憶内
容が全部クリアされる。このクロツクパルス毎に
変化する第１ないし第５ビツト段および桁上げ器
１４の出力をそれぞれQ₁，Q₂，Q₃，Q₄，Q₅よび
Q₆によつて示す。 先ず、第１クロツクパルスに同期して、同期信
号t₁が全加算器１２に供給されて、この入力端が
“１”となつた場合、桁上げ器１４の出力Q₆およ
びシフトレジスタ１０の第１ビツト段の出力Q₁
は共に“０”であるため全加算器１２の加算出力
は“１”となる。この場合、第２および第４ビツ
ト段の出力Q₂およびQ₄は共に“０”であるた
め、NAND回路１６の出力は“１”となり、この
出力がフリツプフロツプ１８を介してAND回路
２０の入力端ｂに供給されるため、第２クロツク
パルスφが生じたとき、全加算器１２の出力
“１”は、AND回路２０の入力端ａに移行して
AND回路２０が作動し、出力“１”をシフトレ
ジスタ１０の第５ビツト段に供給する。この出力
“１”は、第４図のタイムチヤートの右側に示し
た同期信号計数開始の段階における第５ビツト段
出力Q₅にパルスとして示されている。第３クロ
ツクパルスφを生じたときは、全加算器１２の入
力は共に“０”であるため加算出力は、“０”に
なると共に前のクロツクパルスのとき第５ビツト
段の出力Q₅は第４ビツト段の出力Q₄に移行され
る。このようにして全加算器１２に供給されて加
算された同期信号t₁のパルス数は、クロツクパル
ス発生毎に前述の循環回路を逐次移行し記憶され
る。 第４図は９パルスのための同期信号t₁がすでに
全加算器１２に供給されて計数され、第10パルス
が供給された時点以後におけるクロツクパルスφ
毎の同期信号t₁、各ビツト段の出力Q₁ないし
Q₅、桁上げ器出力Q₆および分周回路出力Ａの状
態を示すタイムチヤートである。この第４図にお
ける記憶の進行状況をさらに理解を助けるため
に、同期信号t₁の第10パルスが供給された時点以
後、第５クロツクパルスが生じるまでの各クロツ
クパルスの発生時における同期信号t₁、第１ビツ
ト段出力Q₁、桁上げ器出力Q₆のそれぞれの全加
算器１２への入力と、全加算器１２の前記３入力
に対する加算出力と、この加算入力の第５ビツト
段への移行状況とを第１表に示す。

【表】

【表】 同期信号t₁の第10パルスが全加算器１２に供給
されると、第４図に示すように第１ビツト段の出
力Q₁は“１”、桁上げ器１４の出力Q₆は“０”で
あるため全加算器１２の加算出力として“０”を
発生すると共に桁上げ器１４は出力“１”を発生
する。この場合、NAND回路１６の入力は共に
“０”で、その出力は“１”であるためフリツプ
フロツプ１８を介してAND回路２０の入力端ｂ
に“１”が供給されてAND回路２０は他方の入
力端ａへの入力につき待機状態に置かれる。この
ため、第１クロツクパルスを生じたとき、第１表
に示すように全加算器１２の前記加算出力“１”
はAND回路２０を介して第５ビツト段に供給さ
れると共に桁上げ器１４の出力Q₆＝“１”を全加
算器１２へ入力として供給する。第２クロツクパ
ルスが生じたとき、同期信号t₁の全加算器１２へ
の入力は“０”で、桁上げ器出力Q₆の全加算器
１２への入力は“１”となり、第１ビツト段出力
Q₁の全加算器１２への入力は“０”であるため
全加算器１２の加算出力は“１”となる。第３ク
ロツクパルスを生じたときは同期信号t₁、第１ビ
ツト段出力Q₁および桁上げ器出力Q₆は共に
“０”で全加算器１２の加算出力が“０”になる
と共に前回のクロツクパルスのときの加算出力
“１”がAND回路２０を介して第５ビツト段に供
給されて第１表並びに第４図に示すように第５ビ
ツト段に出力Q₅＝“１”が発生する。第４クロツ
クパルスを生じたときは同期信号t₁および桁上げ
器出力Q₆は共に“０”で第１ビツト段出力Q₁は
“１”であるため加算出力は“１”となり、この
出力は次の第５クロツクパルスが生じたとき、
AND回路２０を介して第５ビツト段に供給さ
れ、第１表並びに第４図に示すように第５ビツト
段に出力Q₅＝“１”が発生する。この第５クロツ
クパルスでシフトレジスタ１０の記憶内容が第５
ビツト段から第１ビツト段まで一巡すると共に、
第２クロツクパルスおよび第４クロツクパルスで
発生した第５ビツト段の出力Q₅＝“１”はそれぞ
れ第２ビツト段および第４ビツト段に移行して
NAND回路１６の入力が共に“１”となり、
NAND回路２０が作動してその出力は“０”とな
るが、同期信号t₁が供給されないため、フリツプ
フロツプ１８は作動せず、NAND回路２０の出力
“０”は、AND回路２０の入力端ｂに供給されな
いため、AND回路２０の作動状態は変化せずそ
のまま維持されてシフトレジスタ１０の記憶内容
がクリアされることはない。 この第１クロツクパルスから第５クロツクパル
スにいたる間のシフトレジスタ１０の一巡と全く
同様な動作が、第６クロツクパルスから第10クロ
ツクパルスの間において、再び行われるが、この
最後の一巡においては、シフトレジスタ１０の第
１ビツト段の出力Q₁は第４図に示すように第７
クロツクパルスと第９クロツクパルスにおいて
“１”となり、これは第３図に示すように２＋８
＝10（回）の重みをもち同期信号t₁が10回計数さ
れたことを意味する。第10クロツクパルスが生じ
たときは、前回の一巡の場合と同様に第２ビツト
段と第４ビツト段との出力Q₂とQ₄とが共に
“１”となつてNAND回路１６の出力が“０”と
なり、このとき同期信号t₁の第１パルスが全加算
器１２に供給されるため、フリツプフロツプ１８
が作動してNAND回路１６の出力“０”を同期信
号t₁の一周期間持続してAND回路２０の入力端ｂ
に供給してAND回路２０を不動作とし、全加算
器１２とシフトレジスタ１０との接続を遮断する
ことにより、シフトレジスタ１０の記憶内容を同
期信号t₁の一周期間をクリアすると共に、フリツ
プフロツプ１８の出力“０”は、フリツプフロツ
プ１８の出力端に接続したNOT回路２２を介し
て、出力“１”となりかつ同期信号t₁の一周期間
持続して分周回路出力端に発生する。同期信号t₁
の一周期を経過した後には、フリツプフロツプ１
８の記憶が消滅するためAND回路２０が作動状
態に復帰し、分周回路は再び同期信号t₁の供給回
数の計数動作を開始すると共に分周回路出力端の
出力Ａは“０”に復帰する。このような動作が繰
返されることにより、第５図に示すように同期信
号t₁は、この周期Ｐの10倍に相当する所望の分周
度に分周された低周波数のパルス信号Ａに変換さ
れる。 以上のような本考案によれば、ビツト段数の２
以上の整数倍が同期信号の一周期の間におけるク
ロツクパルスの発生回数に等しいように決められ
たビツト段数のシフトレジスタを有するカウンタ
回路を用いて分周を行うようにしたので、同一電
子回路系内で必要とする計数容量が大幅に異なる
複数のカウンタ回路が必要とされる場合に、必要
とする計数容量の少ないカウンタ回路のシフトレ
ジスタの段数を少なくすることが可能となり、電
子回路が大幅に簡素化され、製造コストの低減に
奏する効果は極めて大きい。 以上、本考案の好適な実施例について説明した
が、本考案の精神を逸脱しない範囲内において
種々の改良並びに変更を施すことができることは
勿論である。

【図面の簡単な説明】

第１図は従来における分周回路で同期信号を1/
１０に分周する場を例にとつてその構成を示すブロ
ツク線図、第２図は本考案に係る分周回路で第１
図の場合と同じく同期信号を1/10に分周する場合
を例にとつてその構成を示すブロツク線図、第３
図は分周回路における計数の基本となるパルス信
号の位相とそのパルス信号のもつ重みとの関係を
示す説明図、第４図は第２図に示した分周回路に
おいて９パルスの同期信号がすでに全加算器に供
給されて計数され第10パルスが全加算器に供給さ
れた時点以後におけるクロツクパルス毎の同期信
号、各ビツト段の出力、桁上げ器出力および分周
回路出力の状態を示すタイムチヤート、第５図は
第２図に示す分周回路に供給された同期信号と分
周回路の出力端に発生した所望の分周された低周
波パルス信号との関係を示す説明図である。 １０……シフトレジスタ、１２……全加算器、
１４……桁上げ器、１６……NAND回路、１８…
…フリツプフロツプ、２０……AND回路、２２
……NOT回路、２４……クリア回路。

Claims (1)

【実用新案登録請求の範囲】
1. クロツクパルスによりシフトされるシフトレジ
   スタと、前記クロツクパルスに同期し該クロツク
   パルスの周期の数倍ないし数10倍の一定周期をも
   つ同期信号を前記シフトレジスタの記憶値に加算
   して該シフトレジスタに出力する全加算器および
   桁上げ器とにより構成されたカウンタ回路を複数
   個有し、前記カウンタ回路のうちの１つのシフト
   レジスタのビツト段数が前記同期信号の一周期の
   間における前記クロツクパルスの発生回数に等し
   くなるようにした電子回路系内に設けられ、前記
   カウンタ回路のうちの他の１つを用いて前記同期
   信号を分周する分周回路において、前記他の１つ
   のカウンタ回路のシフトレジスタのビツト段数
   を、ビツト段数の２以上の整数倍が前記同期信号
   の一周期の間における前記クロツクパルスの発生
   回数に等しく、且つ所望の分周度以上で可及的に
   小さい記憶容量をもつように決めると共に、該シ
   フトレジスタの記憶値が前記所望の分周度と等し
   い値に達したことを検出して出力する論理回路
   と、該論理回路の出力を前記同期信号に同期して
   同期信号の一周期の間記憶する記憶回路とを含
   み、該記憶回路の出力により前記シフトレジスタ
   の記憶内容をクリアすると共に前記同期信号の分
   周出力を発生するクリア回路を備えることを特徴
   とする分周回路。